[实用新型]基于测试系统的FPGA多重实时重配置适配器有效
申请号: | 201120260394.6 | 申请日: | 2011-07-22 |
公开(公告)号: | CN202189124U | 公开(公告)日: | 2012-04-11 |
发明(设计)人: | 顾颖;石雪梅 | 申请(专利权)人: | 航天科工防御技术研究试验中心 |
主分类号: | G01R31/3185 | 分类号: | G01R31/3185 |
代理公司: | 暂无信息 | 代理人: | 暂无信息 |
地址: | 100039*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 基于 测试 系统 fpga 多重 实时 配置 适配器 | ||
1.一种基于测试系统的现场可编程门阵列FPGA多重实时重配置适配器,其特征在于,包括:电子设计自动化EDA开发支持板和与所测FPGA相配合的配置测试板两部分,EDA开发支持板根据所测FPGA可编程逻辑资源进行编程设计生成EDA代码配置文件,其包括配置存储器切换单元;配置测试板包括:配置存储器阵列、多路选择器阵列和供所测FPGA连接的FPGA插座;其中配置存储器阵列由多组存储器构成,其存储EDA开发支持板生成的EDA代码配置文件;配置存储器阵列连接于多路选择器阵列和FPGA插座之间;配置存储器切换单元在调试EDA代码配置文件、下载EDA代码配置文件到配置测试板的配置存储器时,通过国际标准测试协议端口传递切换信号到配置测试板的多路选择器阵列,多路选择器阵列根据切换信号选择配置测试板上的配置存储器组工作。
2.如权利要求1所述的基于测试系统的现场可编程门阵列FPGA多重实时重配置适配器,其特征在于,所述的EDA开发支持板的配置存储器切换单元一个为四位拨码开关,该四位拨码分别是信号OEB、OEA、S1和S0,四位拨码信号通过国际标准测试协议端口传递到配置测试板的多路选择器阵列,由多路选择器阵列控制配置存储器阵列的存储器组工作,当OEB为高且OEA为低时,配置存储器阵列中其中一组中的存储器芯片工作,OEB为低且OEA为高时,配置存储器阵列中的另一组中的存储器芯片工作,S1、S0可在各配置存储器芯片组内完成四片配置存储器的切换。
3.如权利要求1所述的基于测试系统的现场可编程门阵列FPGA多重实时重配置适配器,其特征在于,EDA开发支持板还包括电源信号单元、复位信号按键、重配置信号按键、独立时钟信号模块,其中接入电源信号单元通过电压转换模块产生配置测试板需要的电压,转换后的电源信号通过国际标准测试协议端口送到配置测试板上的各个器件;复位信号按键为FPGA工作提供复位信号;通过重配置信号按键控制FPGA重新配置;独立时钟信号单元为所测的FPGA工作提供全局时钟信号。
4.如权利要求3所述的基于测试系统的现场可编程门阵列FPGA多重实时重配置适配器,其特征在于,多路选择器阵列包括十个双四路选择器,配置存储器阵列包括八个XCFxxS配置存储器,配置时有TDO、TDI、TMS、TCK、/CEO、D0、CLK、/CF、OE/RESET、/CE共十路信号,每个双四路选择器可实现四片配置存储器的两路信号的选择,每5片双四路选择器实现4片配置存储器的切换重配置信号及复位信号通过测试系统的普通数字通道施加,实现电路的重配置及复位。
5.如权利要求4所述的基于测试系统的现场可编程门阵列FPGA多重实时重配置适配器,其特征在于,所述电源信号单元通过电压转换模块产生需要的电压有FPGA的工作核电压VCCINT、IO端口电压VCCO、配置端口压VCCAUX、多路选择器工作电压、配置存储器工作电压,相同的电压使用同一个源。
6.如权利要求5所述的基于测试系统的现场可编程门阵列FPGA多重实时重配置适配器,其特征在于,EDA开发支持板外接5V/3A的直流电源。
7.如权利要求5所述的基于测试系统的现场可编程门阵列FPGA多重实时重配置适配器,其特征在于,EDA开发支持板还包括调试扩展单元,其包括部分上拉电阻网及发光二极管指示灯,用于在适配器调试或EDA代码配置文件验证时,给FPGA输入信号或FPGA输出信号的直观显示,所述的直观显示信号通过国际标准测试协议端口传递。
8.如权利要求1所述的基于测试系统的现场可编程门阵列FPGA多重实时重配置适配器,其特征在于,配置测试板还包括第一下载接口和第二下载接口,第一下载接口和第二下载接口符合国际标准测试协议,在调试验证EDA代码时,由EDA开发支持板供电,第一下载接口只与被测FPGA形成国际标准测试协议链,直接将EDA代码配置文件下载到FPGA中,掉电即失;第二下载接口与被测FPGA、配置存储器阵列中存储器芯片组成一个国际标准测试协议链,将EDA代码配置文件下载到配置存储器阵列中,掉电不易失,当配置测试板脱离EDA开发支持板,在测试系统上测试FPGA时,由测试系统供电,数据通过国际标准测试协议链从配置存储器芯片下载到FPGA中。
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