[实用新型]一种多输入-多时钟维持阻塞型D触发器

说明书

技术领域

本发明属于电子技术领域，具体涉及一种触发器电路，特别涉及一种具有多路数据输入端和多个时钟触发端的维持阻塞型D触发器及其具有触发优先的电路。 

背景技术

触发器是一种具有存储功能的器件，在数字电子技术中用于构成各种时序逻辑电路。触发器有多种类型：按触发方式分为电平触发、主从触发、边沿触发；按逻辑功能分触发器、D触发器、JK触发器、T触发器等。触发器的特性用触发方式和逻辑功能进行描述，触发方式用于决定状态变化特点，即接收输入信号改变状态的方式；逻辑功能决定状态变化的方向，即次态值。已有的触发器都是单个数据输入端和单个时钟触发端。 

由于已有的触发器只有一个时钟触发端，因此在同步电路的设计中，所有触发器的时钟触发端都连接在一起。随着集成电路集成度的不断提高，这种方式引起的时钟偏移、时钟负载电流、功耗、电磁辐射干扰等矛盾突出，以事件为驱动的分布式系统和异步电路很好地克服了同步电路的上述缺点，但现有的触发器不便用于以事件为驱动的分布式系统和异步电路的设计。 

发明内容

本发明的目的在于提供一种具有多路数据输入端和多个时钟触发端的维持阻塞型D触发器，该D触发器每路数据输入端分别对应一个时钟触发端，每个时钟触发端用来接受一个外部触发事件。 

本发明的技术方案是：一种多输入-多时钟维持阻塞型D触发器，包括一个多输入基本锁存器和两个及以上输入单元；任一所述输入单元的两输出端分别连接到所述多输入基本锁存器的输入端，以组成维持阻塞型D触发器；所述输入单元包括数据输入端和时钟触发端。 

进一步，所述输入单元由两个基本锁存器组成, 所述两基本锁存器都有一个输入端为所述的时钟触发端。 

进一步，所述多输入-多时钟维持阻塞型D触发器包括优先级电路，所述优先级电路输出端接入到所述输入单元的时钟触发端。 

进一步，所述优先级电路包括一个以上与门电路，所述与门电路的个数比所述输入单元个数少一个；除优先级最高的所述输入单元外，任一所述与门电路的输入端连接所有高优先级输入单元的时钟信号和所连接的输入单元的时钟信号。 

进一步，所述输入单元为3个。 

本发明的有益技术效果为：多输入-多时钟维持阻塞型D触发器的各数据输入端都对应一个时钟触发端，触发器的时钟触发端用来接受一个外部触发事件。当外部事件发生时，相应的数据输入端中的数据被锁存。当多个事件同时到达时，为了避免引起数据冲突，采用了优先级电路，对所述的多输入-多时钟维持阻塞型D触发器电路进行改进，可以让优先级最高的时钟触发端触发。本发明可作为公共存储器，应用于时序电路的设计，特别是由事件驱动的分布式系统和异步电路的设计，与已有的触发器相比，在多路数据输入的情况下，直接由事件驱动，数据选择电路简单，存储速度快。 

附图说明

图1为3输入-3时钟维持阻塞型D触发器的电路原理图 

图2为3输入-3时钟维持阻塞型D触发器功能仿真图

图3为带优先级的3输入-3时钟维持阻塞型D触发器的电路原理图

图4为带优先级的3输入-3时钟维持阻塞型D触发器功能仿真图

具体实施方式    

图1是本发明的一个实施例的电路原理图，为3输入-3时钟触发端的维持阻塞结构的D触发器。其中与非门I20、I21、I22、I25组成第一输入单元，与非门I17、I18、I19、I24组成第二输入单元，与非门I14、I15、I16、I23组成第三输入单元，其分别包括三个数据输入端d1、d2、d3和对应的三个时钟触发端cp1、cp2、cp3。I12、I13组成多输入基本锁存器。与非门I20、I21、I22、I25、I12、I13与非门电路构成第一组维持阻塞结构的D触发器，与非门I17、I18、I19、I24、I12、I13构成第二组维持阻塞结构的D触发器，与非门I14、I15、I16、I23、I12、I13构成第三组维持阻塞结构的D触发器。