[实用新型]基于FIFO结构总线控制方式的直流电子负载

说明书

技术领域

    本实用新型涉及电子负载领域，具体是一种基于FIFO结构总线控制方式的直流电子负载。

背景技术

1、直流电子负载是一种基本测量仪器，可模拟实际的负载和特殊的负载波形，用于直流电源供应器等的测试。

目前，直流电子负载控制方式大多采用MCU+分立器件组合的控制方式。MCU一般采用单片机、ARM7和DSP等，分立器件根据应用需求一般分为总线扩展芯片、锁存芯片、总线驱动/隔离芯片、RAM、译码芯片、基本门电路芯片、串并/并串转换芯片和简单可编程逻辑芯片（例如GAL）等等。

2、传统技术的控制方式，适合于简易电子负载的开发，功能简单，性能要求较低。

随着各种被测设备的技术发展，特别是新能源行业的应用，比如LED DRIVER，对电子负载提出了更高要求；要求电子负载有更完善的功能，更快速的反应速度，更准确的测量精度，甚至更快速的升级能力等等。

传统技术的控制方式，用于实现较复杂的功能和达到较高性能要求，对MCU有较高要求，比如有丰富的专用接口（如SPI、CAN等），通用I/O口，甚至高主频CPU等。同时，需要大量的数字集成芯片做为外围电路。此种设计主要缺点如下：

（1）对MCU要求较高，需要有丰富的外围接口，限制选型；

（2）电路设计复杂，MCU外围芯片较多，影响采购和后期维护；

（3）电路通用性较差，比如更换一款不同接口的ADC，需改动的电路可能较多；

（4）时序控制慢，较难实现复杂逻辑运算，难满足部分高性能要求。

发明内容

针对现有技术中存在的缺陷和不足，本实用新型提供直流电子负载的总线控制结构，以实现算法更快速准确、控制接口裁剪方便、兼容性强、可移植性强、时序控制快速灵活。

为实现上述目的，本实用新型提供了一种基于FIFO结构总线控制方式的直流电子负载，包括DSP模块1、FPGA模块2；所述DSP模块1包括DSP主控芯片、XINTF接口3、DSP输入时钟4；所述FPGA模块2包括依次双向数据交互的三态总线收发单元5、FIFO收发单元6、并串/串并转换单元7、状态机接口单元8； XINTF接口3与三态总线收发单元5数据交互；状态机接口单元8向FPGA外围接口单元8'发送和接受数据。

所述DSP的 XINTF接口3包括16位数据总线、8位地址总线、读写控制线、片选控制线、FPGA复位信号；使DSP模块的XINTF接口3中的16位数据总线、8位地址总线、读写控制总线与FPGA模块2的三态总线收发单元5数据交互。

所述FPGA模块2还包括FPGA输入时钟10，其通过时钟分配单元9为FPGA模块的各个功能单元提供单独时钟。

所述XINTF接口3为DSP外部存储器接口，配置为异步SRAM接口形式。

所述三态总线收发单元5为异步SRAM接口，接口采样频率为DSP激活频率的三倍，能在第二个采样周期进行数据的读或者写，当无数据读或写时，数据总线处于高阻状态。

所述FIFO收发单元6包括多个发、收异步FIFO结构，供完成不同类型数据的缓冲，每个异步FIFO结构包括16位并行数据输入端Data[15..0]、使能信号输入端wrreq、时钟信号输入端wrclk、16位并行数据输出端q[15..0]、使能信号输出端rdreq、时钟信号输出端rdclk、空信号端rdempty。

所述FIFO收发单元6包括3个发送异步FIFO结构和4个接收异步FIFO结构，所述发送异步FIFO结构供地址、写使能Wr和片选信号CS2判断产生发送的读使能信号，所述接收异步FIFO结构供地址、读使能Rd和片选信号CS2判断产生接收的写使能信号。

所述时钟分配单元9包括FPGA锁相环PLL和计数分频器，能产生异步时钟，作为异步FIFO结构的读和写时钟。

本实用新型的主要优点如下：

1、电路设计简单，DSP+FPGA；

2、DSP实现核心算法，算法精确快速；

3、FPGA实现各种数字接口，接口实现灵活，通用性强；

4、FPGA实现各种时序逻辑，时序控制准确快速，维护性强。

此结构能充分发挥DSP在算法方面的优势，同时发挥FPGA在时序控制方面的优势。DSP和FPGA，优势互补，算法实现更快速准确，控制接口裁剪方便，兼容性强，可移植性强，时序控制快速灵活。

附图说明

图1为基于FIFO结构的总线控制结构框图；