[实用新型]在高速系统级芯片电路中实现数据同步的装置

说明书

技术领域

本实用新型涉及微电子领域，尤其涉及一种在高速系统级芯片电路中实现数据同步的装置。

背景技术

系统级芯片(System on Chip，以下简称：SOC)电路通常包括数字模块和模拟模块，数字模块和模拟模块之间需要进行数据交换，模拟模块向数字模块发送数据或者数字模块向模拟模块发送数据。如图1所示，为现有技术中数字模块向模拟模块发送数据的工作框图，其中，ck_dig为数字模块11的时钟，以下简称：数字时钟；ck_ana为模拟模块12的时钟，以下简称：模拟时钟；数字时钟ck_dig与模拟时钟ck_ana的频率相等，不过通常情况下两者的相位不确定。在ck_dig的输出沿，数字模块11输出数据，在ck_ana的采样沿，模拟模块12对数据进行采样，通常情况下，数字模块11输出的数据有很大的时滞误差(skew error)。如图2所示，为现有技术中数字模块输出的数据波形眼图，每个数据包括时滞误差区和有效区，其中，有效区的数据没有时滞误差，当模拟时钟ck_ana的采样沿(例如：上升沿)位于数据的时滞误差区内时，数据可能会被错误采样；当模拟时钟ck_ana的采样沿位于数据的有效区内时，数据才会被正确采样。当数字模块向模拟模块发送数据时，由于数字时钟和模拟时钟的相位不确定，因此当使用模拟时钟对数字模块发送的数据进行采样时，可能会出现采样错误。当时钟频率比较低时，数据的时滞误差区所占时钟周期的比例很小，模拟时钟出现采样错误的可能性很小，因此在很多应用中可以对该问题不做任何处理。然而随着时钟频率逐渐增大，数据的时滞误差区所占时钟周期的比例越来越大，模拟时钟出现采样错误的可能性也变大，当时钟频率变得很高时，例如：400Msps，数据的时滞误差区所占时钟周期的比例如此之大，以至于数据的有限区占时钟周期的比例很小，模拟时钟几乎很难对数据进行正确采样，从而很难实现模拟模块和数字模块的数据同步。

为了保证模拟时钟正确采样，常见的解决办法是采用步进的方式调节模拟时钟或者数字时钟的延时，使得模拟时钟的采样沿处于数据的有效区内，从而保证采样正确。再参见图1，其中Δt为数字时钟的延时，Δt′为模拟时钟的延时，一般情况下，时钟延时的调节范围应该大于等于T，T为时钟周期。时钟的延时可以采用多种方法实现，例如：通过增减时钟链路上逻辑门的数目，或者通过RC延时的方法。但是，调节时钟延时的方案存在如下问题：该方法只能工作于SOC电路的时钟频率相对比较低的情况，此时数据的有效区所占时钟周期的比例还比较大，调节时钟的延时，总能找到正确采样的位置；然而，当时钟频率变得很高时，数据的时滞误差区所占时钟周期的比例很大，几乎占据了时钟周期的大部分的时候，很难调节时钟延时以保证数据被正确采样。

实用新型内容

本实用新型提供一种在高速系统级芯片电路中实现数据同步的装置，用以实现在高速SOC电路中，当数字模块向模拟模块发送数据时，确保模拟模块对数据采样正确，从而实现数字模块和模拟模块的数据同步。

本实用新型提供一种在高速系统级芯片电路中实现数据同步的装置，包括：

多路信号分离器，用于在数字模块中，将一路串行数据分离为N路并行数据；

第一N倍分频器，用于将所述数字模块的时钟进行N倍分频得到输出时钟；

并行输出模块，用于根据所述输出时钟，将所述N路并行数据发送给模拟模块；

数据同步模块，用于在所述模拟模块中，根据所述输出时钟和所述模拟模块的时钟得到采样时钟；

并行接收模块，用于接收所述N路并行数据，根据所述采样时钟对所述N路并行数据进行采样，得到N路采样数据；

多路信号合并器，用于根据所述模拟模块的时钟，将所述N路采样数据合并为一路串行数据；

其中，所述N路并行数据的每路并行数据的每个数据包括M个有效区和N-M个无效区，每个无效区的时间长度与每个有效区的时间长度相等，每个数据在所述有效区内不存在时滞误差，N≥3，M≥1，所述采样时钟的频率与所述输出时钟的频率相同，所述采样时钟的采样沿位于每路并行数据的每个数据的有效区中。

本实用新型还提供一种高速系统级芯片，包括数字模块和模拟模块，还包括在高速系统级芯片电路中实现数据同步的装置，所述装置包括：

多路信号分离器，用于在数字模块中，将一路串行数据分离为N路并行数据；

第一N倍分频器，用于将所述数字模块的时钟进行N倍分频得到输出时钟；

并行输出模块，用于根据所述输出时钟，将所述N路并行数据发送给模拟模块；