[实用新型]延时锁定环电路

说明书

技术领域

本实用新型涉及时钟信号处理领域，具体地，涉及一种延时锁定环电路。

背景技术

延时锁定环（DLL）广泛应用于时钟网络中的时钟偏差补偿缓存器、时钟生成器、时钟信号恢复电路和DRAM接口电路等等。锁定时间和电路复杂度，是评比一个全数字延时锁定环（ADDLL）性能的两个重要指标。而采用逐次逼近寄存器（SAR）方案在DLL的实现中可以对这两个指标进行很好的处理。

现有的，逐次逼近寄存器式延时锁定环的电路框图如图1，由输入时钟缓冲器（Input Buffer, IB）、输出时钟驱动器（Output Driver, OD）、反馈时钟缓冲器（Feedback Buffer, FB）、相位比较器、数控延时线、逐次逼近寄存器、分频器和初始电路等组成。二元搜寻算法是该延时锁定环的核心，从逐次逼近寄存器的最高位向最低位先逐位假设为“1”再根据相位比较器比较的结果确定该位应该是“1”还是“0”，最终得到一个最优序列，用该序列控制数控延时线，在输入时钟和输出时钟之间插入一个最优的延时时间。在理论上，n位的逐次逼近寄存器最多需要n+1个时钟周期（特指控制电路的时钟周期）就能完成锁定，因此比移位寄存器式和计数器式延时锁定环的锁定速度快很多。但在实际应用中，两个鉴相操作的时间间隔必须大于DLL的最大延时，否则残留在DLL中的数据会对下一次的鉴相操作产生影响。因此，现有的SAR控制电路的时钟是输入时钟分频得到的，分频比定义为DR。对于一个n位逐次逼近寄存器电路而言，DLL的整体锁定时间是DR × (n+1)，单位是输入时钟的周期数。而参数DR需要满足如下不等式：

                                                                        (1) 

式中，是时钟周期，是锁定环的最大延时，也表示锁定环的工作最低频率，[]表示对进行高斯运算符。而锁定环的最高工作频率由环中最小延时单元的延时值决定。显然，锁定环的工作频率范围越大，DR越大。

而现有技术中的DR值相对来说比较大，锁定时间比较长。

实用新型内容

本实用新型的目的在于，针对上述问题，提出一种延时锁定环电路，以实现保持DR的值为1以达到缩短锁定时间的优点。

为实现上述目的，本实用新型采用的技术方案是：

一种延时锁定环电路，包括延时链Ⅰ、解码器Ⅰ、解码器Ⅱ、延时链Ⅱ、控制器、鉴相器、边沿合成器和复位信号生成器，所述鉴相器的输入端和延时锁定环电路的输入端和输出端电连接在一起，所述鉴相器的输出端和控制器电连接在一起，所述控制器和解码器Ⅰ、解码器Ⅱ电连接在一起，所述解码器Ⅰ和延时链Ⅰ电连接在一起，所述解码器Ⅱ和延时链Ⅱ电连接在一起，所述延时链Ⅰ、延时链Ⅱ和控制器电连接在边沿合成器上。

根据本实用新型的优选实施例，所述延时链包括前置延时单元、延时单元和控制逻辑单元；所述前置延时单元和控制逻辑单元均电连接在延时单元上。

根据本实用新型的优选实施例，延时锁定环电路的输入信号为in-CLOCK，延时锁定环电路的输出信号为out-CLOCK；

所述鉴相器对in-CLOCK和out-CLOCK作相位比较，并生成反馈信号；

所述控制器根据上述鉴相器生成的反馈信号通过解码器Ⅰ和解码器Ⅱ分别对延时链Ⅰ和延时链Ⅱ进行编码，同时控制器生成输出信号READY；

所述边沿组合器在上述控制器生成的输出信号READY的触发下，输出占空比为50%的时钟信号out-CLOCK；

所述复位信号生成器生成的复位信号控制延时链Ⅱ复位。

根据本实用新型的优选实施例，所述延时链包括前置延时单元、延时单元和控制逻辑单元；

所述前置延时单元：以一个平衡树的形式，把输入信号in-CLOCK传输到各个基本延时结构的输入端，并保证信号到达各延时结构输入端的时间一致；

所述延时单元：接收上述前置延时单元传输的in-CLOCK信号，并通过调整单元中有效延时结构的数量，调节总延时；

所述控制逻辑单元：将上述复位信号生成器生成的复位信号和从控制器输出的控制码进行逻辑操作，产生带复位信号的控制码，并将该码传输给给延时结构，控制延时结构延时并适时对延时结构进行复位操作。

另外提供了一种快速锁定算法，包括以下步骤：

设置初始值：将延时链II的延时设置为最小值，延时链I的延时设置为最大值；