[实用新型]32E1电口采集卡

说明书

技术领域

本实用新型涉及一种32E1电口采集卡。

背景技术

随着通信技术的不断发展，通信网络日益复杂。信令是通信网的神经，支撑和控制通信网的正常运行。七号信令是目前国内最主要的局间信令，在固定网、移动网上都得到了广泛采用。七号信令系统是数字通信网中采用最多的公共信道信号技术，随着七号信令的普及，七号信令的业务量不断增加，特别是在移动信令网上，原有64kbps信令链路已经不能完全适应业务量增长的需求，以及ISDN PRI中继接口和数字中继A接口的应用量大大增加。

实用新型内容

为了克服现有的信令采集系统容量小、扩展性差的不足，本实用新型提供了一种系统容量大，扩展性好的32E1电口采集卡。

32E1电口采集卡，包括4E1接口芯片、时隙交换芯片、现场可编程门阵列(FPGA)、数字信号处理芯片(DSP)、和嵌入式处理器；

所述的4E1接口芯片的输入端通过高阻复接与E1线连接，所述的4E1接口芯片的8Mbps码流输入/输出端与所述的时隙交换芯片的输入/输出端连接，所述的4E1接口芯片的地址总线、数据总线和控制总线分别与所述的时隙交换芯片、FPGA、DSP以及嵌入式处理器的地址总线、数据总线和控制总线相连，所述的时隙交换芯片的码流输出端与所述的FPGA的串行码流输入端连接，所述的FPGA的同步信号输出端EDMA与所述的DSP的并行数据输入端EMIFA连接，所述的DSP的输入/输出端EMIFB与外扩SDRAM的输入/输出端连接，所述的DSP的输出码流MCBSP口与所述的FPGA连接，所述的DSP的PCI/HPI复用端口与所述的嵌入式处理器的本地总线端口连接；所述的嵌入式处理器通过网络接口与计算机连接，所述的嵌入式处理器的调试信号通过串口接口电路与所述的计算机的串口接口电路连接。

进一步，所述的采集卡中设有E1系统时钟同步器，所述的时钟同步器产生的同步时钟信号分别输入所述的4E1接口芯片、时隙交换芯片、FPGA、和DSP。

进一步，所述的嵌入式处理器通过千兆网络接口电路与所述的计算机的千兆网口连接。

或者，所述的嵌入式处理器通过百兆网络接口电路与所述的计算机的百兆网口连接。

本实用新型中，4E1接口芯片分别与时隙交换芯片、FPGA、DSP以及嵌入式处理器相连，不仅能支持最多1024条单向64kbps信令链路，还能支持32条单向高速2Mbps信令链路，对接收的64E1信号进行自适应放大，可以对所有通道数据按接收时间进行排序，并将消息信令单元通过以太网发出；同时该采集卡还支持2048个通道的语音采集、叠加，并通过以太网发出。

本实用新型具有容量大，可以实现32E1单向线路的语音监听及信令预处理功能，可通过千兆网口实现实时通讯的优点。

附图说明

图1是本实用新型的总体设计框图。

图2是本实用新型的线路框图。

具体实施方式

实施例一

参照图1、2

32E1电口采集卡，包括4E1接口芯片、时隙交换芯片、现场可编程门阵列(FPGA)、数字信号处理芯片(DSP)、和嵌入式处理器；

所述的4E1接口芯片的输入端通过高阻复接与E1线连接，所述的4E1接口芯片的8Mbps码流输入/输出端与所述的时隙交换芯片的输入/输出端连接，所述的4E1接口芯片的地址总线、数据总线和控制总线分别与所述的时隙交换芯片、FPGA、DSP以及嵌入式处理器的地址总线、数据总线和控制总线相连，所述的时隙交换芯片的码流输出端与所述的FPGA的串行码流输入端连接，所述的FPGA的同步信号输出端EDMA与所述的DSP的并行数据输入端EMIFA连接，所述的DSP的输入/输出端EMIFB与外扩SDRAM的输入/输出端连接，所述的DSP的输出码流MCBSP口与所述的FPGA连接，所述的DSP的PCI/HPI复用端口与所述的嵌入式处理器的本地总线端口连接；所述的嵌入式处理器通过网络接口与计算机连接，所述的嵌入式处理器的调试信号通过串口接口电路与所述的计算机的串口接口电路连接。

所述的采集卡中设有E1系统时钟同步器，所述的时钟同步器产生的同步时钟信号分别输入所述的4E1接口芯片、时隙交换芯片、FPGA、和DSP。

所述的嵌入式处理器通过千兆网络接口电路与所述的计算机的千兆网口连接。