[实用新型]多CPU高速通讯装置

说明书

技术领域

本实用新型涉及一种多CPU高速通讯装置。

背景技术

目前的嵌入式设备，尤其工业系统用的监控设备，由于数据采集和运算处理数据量大，运算速度要求高，一般多采用多CPU协同处理，多CPU系统中，CPU间的数据交换是必不可少的，然而对于实时性要求较高的系统，往往在CPU之间的数据传输上受到限制。目前的CPU芯片提供的CPU之间的通信一般是串行通信，传输速度一般被限制在十几兆比特或几十兆比特，在数据量大的情况下无法有效满足系统需要。

实用新型内容

根据以上现有技术中的不足，本实用新型要解决的技术问题是：提供一种可以克服上述缺陷的多CPU高速通讯装置，大大提高传输速度，提高多CPU之间的传输效率。

本实用新型解决其技术问题所采用的技术方案是：一种多CPU高速通讯装置，包括主CPU和协同CPU，其特征在于：还包括多路复用器、SRAM和译码器，主CPU和协同CPU与SRAM的数据总线、地址总线、读信号/OE、写信号/WE分别相连，主CPU和协同CPU的片选信号/CE通过多路复用器分别于SRAM的片选信号/CE相连，协同CPU通过译码器连接主CPU的GPIO引脚的A、B、C。

所述的多路复用器为74HCT151芯片。

所述的译码器为74HCT138芯片。

本实用新型所具有的有益效果是：结构简单、设计合理，主CPU和协同CPU通过SRAM进行数据交换，加大通讯的信息量，提高系统的执行速度，满足多CPU之间的数据通讯需要。

附图说明

图1是本实用新型电气原理图；

图中：U1为主CPU；U2为协同CPU1；U7为协同CPU7。

具体实施方式

下面结合附图对本实用新型的实施例做进一步描述：

如图1所示，一种多CPU高速通讯装置，包括主CPU和协同CPU1～协同CPU7，还包括多路复用器、SRAM和译码器，主CPU和协同CPU1～协同CPU7与SRAM的数据总线、地址总线、读信号/OE、写信号/WE分别相连，主CPU1和协同CPU1～协同CPU7的片选信号/CE通过多路复用器分别于SRAM的片选信号/CE相连，协同CPU通过译码器连接主CPU1的GPIO引脚的A、B、C。多路复用器为74HCT151芯片。译码器为74HCT138芯片。

每个协同CPU都有一个SELECT信号，通过译码器74HCT138连接到主CPU 1的GPIO引脚A、B、C，可以被主CPU1选择使能。即在主CPU1选定某一片协同CPU的同时，将此协同CPU的片选信号/CE连接到SRAM的片选信号/CE，使SRAM接受协同CPU的控制，并且给此协同CPU发送一个使能信号，告诉协同CPU现在具有操作SRAM的权限。

工作过程如下所述：主CPU和各个协同CPU各自在自己的外部RAM地址空间中定义一个缓冲区分配好地址和大小，各个CPU自己定义的缓冲区地址同时指向SRAM的同一个地址。多个CPU之间的数据交换工作，实际上就是各个CPU读写自己的外部SRAM的过程。比如主CPU负责数据采集任务，在处理完数据后，首先通过GPIO引脚A、B、C选择通道0，使主CPU自己的片选信号/CE连接到SRAM的片选信号/CE，然后对自己定义到外部RAM的缓冲区执行写操作，将数据写入到SRAM中。执行完此操作后，将GPIO引脚A、B、C配置为通道1，将协同CPU1的片选信号/CE连接到外部SRAM的片选引脚，其他CPU的片选信号失效，同时通过译码器74HCT138给协同CPU1一个选定信号，通知协同CPU1可以操作外部SRAM，协同CPU1通过访问自己定义到外部RAM的缓冲区执行读操作，提取数据进行处理。依次类推，整个系统可以根据自己的运行策略，实现多个CPU之间的大容量数据的高速交换。本装置中使用译码器以减少信号线的使用量用于协同CPU通知主CPU自己已经完成对外部SRAM的访问，将控制权交回给主CPU，加快系统的执行速度。