[实用新型]可降低外延时自掺杂的外延片衬底、外延片及半导体器件

说明书

技术领域

本实用新型涉及一种可降低外延时自掺杂的外延片衬底、外延片及半导体器件。

背景技术

对于半导体器件来说，需要外延层具有完美的晶体结构，而且对外延层的厚度、导电类型、电阻率及电阻均匀性等方面均有一定的要求。半导体的电阻率一般随着温度、掺杂浓度、磁场强度及光照强度等因素的变化而改变。

对于外延层与衬底的组合及产品规格是由后道产品应用所决定。电路与电子元件需要在外延片上制作完成，不同的应用如MOS型中PMOS、NMOS、CMOS和双极型中饱和型和非饱和型。随着集成电路设计朝向轻、薄、短、小及省电化的发展趋势，行动通讯、信息家电等产品无不力求节约能源消耗，对于外延产品要求也不断提高。解决外延片电阻率的变化分布问题，不仅可以满足外延片轻、薄、小、省电发展趋势，还可以提高外延片后道电子元件的使用率，有效降低客户端的产品成本。

衬底，也称为基板。目前大量使用的同质外延片中，衬底与外延层的主体构成的元素相同，均为硅。掺杂剂主要有n型元素及p型元素。n型元素包括砷AS、锑和磷(PH)；p型元素主要是硼元素。

现有的外延片，衬底与外延层两者掺杂剂的种类和浓度不相同。如常用的一种外延片，其衬底为N型，即衬底中掺杂n型原子磷、砷或锑中的一种或几种；其外延层掺杂有p型原子硼。在外延片的生产过程中，存在着普遍的自掺杂现象。自掺杂是由于热蒸发或者化学反应的副产物对衬底的扩散，衬底中的硅及杂质进入气相，改变了气相中的掺杂成分和浓度，从而导致了外延层中的杂质实际分布偏离理想的情况。按产生的原因，自掺杂可分为气相自掺杂、固相外扩散及系统自掺杂。气相自掺杂的掺杂物主要来自晶圆的背面和边缘固相外扩散。固相外扩散的掺杂物主要来自衬底的扩散，掺杂物在衬底与外延层的接触面由衬底扩散至外延层。系统自掺杂的掺杂物来自气体晶片，石墨盘和反应炉腔体等外延片生产装置的内部。

由自掺杂的产生原因可看出，外延片生产过程中，尤其是气相外延的生产方法中，自掺杂现象难以避免。

如图1所示为一种外延片的示意图，由于自掺杂的影响，一般情况下，①处相对于外圈电阻率最高，②、③、④、⑤处次之，最边缘的⑥、⑦、⑧、⑨处阻值相对更低。有些情况下也会存在边缘处电阻率高于靠近圆心处电阻率的情况。衡量电阻均匀性的标准通过计算公式可算出，计算公式：电阻率均匀性＝(MAX-MIN)*100％/(MAX+MIN)，MAX为9个点中最大电阻率数值，MIN为9个点中最小电阻率数值。通过此计算公式计算得出的均匀性数值越小，则其均匀性越高，外延片质量越高。

目前，对于外延片的电阻率均匀性可以接受范围小于5％。而现有技术中的外延片，其电阻率均匀性最低也仅能达到2.5％，按照现有技术生产，电阻率均匀性数值难以再降低。

衬底中的杂质与外延层的杂质的互相扩散，降低了外延层的电阻均匀性。如何提供一种可降低外延层生产过程中的自扩散衬底，以改善外延层电阻率均匀性，一向是业内比较难以克服的问题。

实用新型内容

本实用新型的目的是为了克服现有技术中的不足，提供一种可降低外延时自掺杂的外延片衬底。

为实现以上目的，本实用新型通过以下技术方案实现：

可降低外延时自掺杂的外延片衬底，包括衬底本体，其特征在于，所述衬底本体背面具有二氧化硅层。

优选地是，所述的二氧化硅层厚度为3-7um。

优选地是，在衬底本体正面设置有单晶硅层。

优选地是，所述的单晶硅层为三氯硅烷与氢气在900℃～1050℃下反应，反应生成的单晶硅沉积在衬底本体正面形成。

优选地是，所述的三氯硅烷与氢气通入反应腔内，氢气的流速为120-170slm/s。

优选地是，所述的单晶硅层厚度为2-5μm。

优选地是，所述的衬底本体为N型。

优选地是，所述的N型衬底本体掺杂有砷、磷及锑中的至少一种元素。

优选地是，所述的衬底本体为P型。

优选地是，所述的P型衬底本体掺杂有硼。

本实用新型的第二个目的是提供一种外延层电阻均匀性高的外延片。

外延片，其特征在于，包括前述的可降低外延时自掺杂的外延片衬底。

本实用新型的第三个目的是提供一种半导体器件。

半导体器件，其特征在于，包括前述的外延片。