[实用新型]除法器逻辑电路

说明书

技术领域

本实用新型涉及一种数字逻辑电路，尤指一种高精度且易于实现的单时钟除法器逻辑电路。

背景技术

在数字逻辑电路的设计领域里，除法器逻辑电路的实现一直是一个难题，尤其是需要在一个时钟内实现的除法器逻辑电路更是尤为困难。

在现有的数字除法器逻辑电路中，如果除数是一个标准的幂值，即除数是2的整数次方时，只需将被除数右移相应的位数即可。但是，当除数不是一个标准的幂值时，常见的做法是用除数去循环减被除数，根据循环的次数来求得商的整数部分。这样，就基本上不可能在一个时钟内实现除法器逻辑电路。因此，有必要提供一种高精度且易于实现的单时钟除法器逻辑电路。

发明内容

鉴于以上内容，有必要提供一种高精度且易于实现的单时钟除法器逻辑电路。

一种除法器逻辑电路，用于求得一被除数M与一除数N的商S，所述除法器逻辑电路包括一用于输入一商S的估计值                                               的第一常数输入端、一与所述第一常数输入端相连的第一加法器、一用于输入一定值M-N*的第二常数输入端、一用于输入一底数-N的底数输入端、至少一与所述底数输入端相连的整数次乘方器、一与所述整数次乘方器相连的右移移位寄存器、一与所述右移移位寄存器相连的第二加法器及一与所述第一加法器、所述第二加法器及所述第二常数输入端相连的乘法器，其中为一最接近所述除数N的标准幂值，=2，h为自然数，所述整数次乘方器确定以-N为底数，以i-1为指数的定值，其中i为自然数，所述右移移位寄存器将所述整数次乘方器确定的定值做右移h*i位的移位处理后传送至所述第二加法器，所述乘法器将所述第二加法器传送的数值与所述第二常数输入端输入的定值相乘后送至所述第一加法器，所述第一加法器将所述第一常数输入端输入的定值与所述乘法器传送的数值相加后输出所述被除数M与所述除数N的商S。

优选地，所述整数次乘方器与所述右移移位寄存器的个数均为t，其中t为自然数。

优选地，所述t个整数次乘方器分别确定以-N为底数，依次以0至i-1为指数的定值。

优选地，所述t个右移移位寄存器分别将每一对应的整数次乘方器确定的定值做右移移位处理，依次由右移h位至右移h*i位，即可以分别求出以每一整数次乘方器确定的定值作为被除数，作为除数的数值。

相对现有技术，本实用新型除法器逻辑电路可在单时钟内计算出被除数M与除数N的商S，结构简单、精度较高且易于实现。

附图说明

图1为本实用新型除法器逻辑电路较佳实施方式的逻辑电路示意图。

具体实施方式

请参阅图1，本实用新型除法器逻辑电路较佳实施方式用于求得一被除数M与一除数N的商S，该除法器逻辑电路包括一第一常数输入端、一与该第一常数输入端相连的第一加法器、一第二常数输入端、一底数输入端、一与该底数输入端相连的若干个整数次乘方器、一与每一个整数次乘方器对应相连的右移移位寄存器、一与每一个右移移位寄存器相连的第二加法器及一与该第一加法器、该第二加法器及该第二常数输入端相连的乘法器。该整数次乘方器与该右移移位寄存器的个数均为t，t为自然数。

该第一常数输入端用于输入一商S的估计值；该第二常数输入端用于输入一定值M-N*；该底数输入端用于输入一底数-N，其中为一最接近N的标准幂值，=2，h为自然数；该若干个整数次乘方器分别用于确定以-N为底数，依次以0至i-1为指数的定值，其中i为自然数；该若干个右移移位寄存器分别用于将每一对应的整数次乘方器确定的定值做右移移位处理，依次由右移h位至右移h*i位，即可以分别求出以每一整数次乘方器确定的定值作为被除数，作为除数的数值；该第二加法器用于将每一右移移位寄存器输出的数值相加后送至该乘法器；该乘法器用于将该第二加法器传送的数值与该第二常数输入端输入的定值相乘后送至该第一加法器；该第一加法器用于将该第一常数输入端输入的定值与该乘法器传送的数值相加，该第一加法器输出的数值即为被除数M与除数N的商S。

本实用新型除法器逻辑电路较佳实施方式的工作原理如下：

在表达式S = M / N中，M与N是已知的两个数，需要根据这两个数求出S。首先，我们给出一个商的估计值，再找出一个最接近N的标准幂值，同时假设商为，根据该除法器逻辑电路可以得到的表达式如下：

  

根据上面的表达式可以知道与S的误差为：

由此可见：