[实用新型]NOR 逻辑字线选择

说明书

技术领域

本实用新型涉及动态随机存取存储器(DRAM)领域并且特别涉及这些存储器中的字线驱动器。

背景技术

已经认识到在活动的DRAM循环期间的升压电位能够增强读取和写入多年了。见US专利4247917；4087704；以及4584672。

DRAM中由于各种原因而电平移动信号也是已知的。电平移动的范例示于US专利4460257中。

附图说明

图1A是DRAM中的单个单元的示意图；

图1B是用于字线驱动器信号的波形，如所看到的，此信号上升到Vcc以上并下降到Vss以下；

图2是示例字线驱动器的分组和用于选择字线驱动器的解码器的图示；

图3A是扇区电平选择电路的电示意图；

图3B是用于采用较低范围的解码地址信号的选择电路之一的电示意图；

图3C是用于图3B中所示的电平移动器的电示意图；

图4A是用于预解码电路和两个关联的电平移动器的电示意图；

图4B是字线驱动器的电示意图；

图5是用于描述图3A-4B的电路的操作的时序图。

具体实施方式

公开了用于动态随机存取存储器(DRAM)的字线(WL)驱动器和WL选择电路。在以下描述中，提出了诸如字线和字线驱动器的具体数目的许多具体细节，以提供对本实用新型的全面的理解。可以没有这些具体细节来实施本实用新型对本领域技术人员来说是明显的。在其它实例中，不详细描述公知的电路以避免不必要地使本实用新型模糊。

使用互补金属氧化物(CMOS)技术作为使用已知处理技术的单个集成电路来制造以下描述的DRAM。

字线驱动器信号

一个实施例中描述的DRAM根据相对于地(Vss)的单个电位Vcc(例如1伏)操作。如将看到的，WL上的驱动信号从比Vcc高的正电位(例如1.5伏)延伸至相对于Vss的负电位(例如0.25伏)。存在用于生成较高正电位和较低负电位的片上电荷泵电路。从而，仅单个电位施加于存储器，并且其上制造电路的基底保持在Vss。

参照图1A，示出了具有电容器14的单个DRAM单元，该电容器14的一个端子耦合到地，且另一个端子耦合到n沟道晶体管10。晶体管10选择性地将电容器14耦合到位线12。WL信号的波形示于图1B中。其从相对于Vss的负电位(VssWL)至比Vcc高的正电位(VccWL)延伸。VssWL减小通过晶体管10的泄漏并且因此增大电容器14上的电荷的保持时间(retention time)。更大的VccWL电位确保晶体管10两端没有阈值下降，并且从而在写入期间，电容器14能够被充电至满Vcc电位。没有保护电路，则以CMOS电路中使用的普通晶体管切换和传输较高的正电压会增大泄漏以及故障率。如所看到的，较高电压保护包括在以下描述的电路中。

图2的结构

在描述的实施例中，存在128根WL，其中WL驱动器以四个驱动器的组组织，如图2中所示。例如组20提供用于WL 124-127的驱动器信号。每个驱动器的输出提供图1B中所示的波形。

在图2的结构中，由施加至存储器的七个地址位选择WL。这七个地址位分成两个较高范围地址位、三个中间范围地址位、以及两个低范围地址位。图2中，这些未解码的地址位示为耦合到三个解码器15。解码后，两个高范围地址位的补码(complement)产生框22中所示的如addrhb<3:0>的四个解码的地址位；解码后，中间范围地址位的补码在框22中示为addrmb<7:0>，并且最后，解码的较低范围地址位在框22中示为predeclo<3:0>。从而，总而言之，存在四个解码的较高范围地址信号，八个中间范围解码的地址信号以及四个较低水平的解码的地址信号。这些信号容许选择128根WL(4×8×4＝128)之一。图2示例存储器的子阵列中的WL。整个DRAM具有形成内存库的多个子阵列和多个内存库(bank)。

存在对图2的结构发生的第一选择电平，其中电路24(图3A中详细示出)激活(唤醒)四个选择电路29(图3B中详细示出)。此外，电路24的输出部分地唤醒诸如预解码器26和28的预解码器和WL驱动器。电路24减小正电荷泵上的负载，因为一次仅激活存储器的一部分。特别是，电路24激活预解码器、选择电路以及与用于电路24的子阵列信号关联的WL驱动器。如将看到的，当讨论图3A时，电路24接收子阵列选择信号、WL致能信号、以及比Vcc更大的电位(VccWL)。