[实用新型]一种高速并行接口电路

说明书

技术领域

本实用新型属于数字通信领域，尤其涉及一种高速并行接口电路。

背景技术

随着数字通信业务的蓬勃发展导致通信系统对传输带宽提出了更高的挑战，例如10Gbps高速并行接口在光纤通信、数据交换、网络通信等方面有着广泛的应用。高速并行传输的瓶颈之一是对数据的有效恢复，数据恢复中主要存在两个问题：一是当单线传输速率越来越快时，相应的每位数据所占的时间窗口不断减小，导致时钟很难在数据的有效窗口准确采样；二是由于并行传输的各条数据路径延迟不同，导致接收端无法有效的同步接收并行传输的各路数据。

在现有技术中，高速数据传输主要采用时钟数据恢复的方式进行，即从高速传输的数据流中提取出时钟信息，再用提取出的时钟来对数据流进行采样，保证时钟采样沿落在有效的采样窗口内。时钟数据恢复电路主要由边沿检测器、频率捕获器、相位跟踪器和时钟恢复器组成，首先通过边沿检测器检测数据沿的跳变提取相位信息，然后通过相位提取电路的自振荡调整时钟的相位，最后通过时钟恢复器以监视和调整相位提取电路输出的时钟频率，其中时钟恢复器由高频参考时钟振荡源、滤波器、鉴相器和分频器构成，这些都是设计较复杂、对精度要求极高的模拟电路，对集成电路的生产工艺也有特殊的要求，且时钟数据恢复电路对于突发的数据信号，其大相位的抖动容易导致锁相环失锁，锁相环锁定时间较长，往往不能满足快速同步要求。

实用新型内容

本实用新型的目的在于：提供一种高速并行接口电路，旨在解决上述背景技术中存在的问题。

本实用新型的目的是这样实现的：

一种高速并行接口电路，包括：

接收数据并整形的LVDS接收模块；

与LVDS接收模块连接，在采样时钟下对LVDS接收模块输出的数据进行采样并转换为并行数据的采样转换模块；

与采样转换模块连接，为采样转换模块提供采样时钟，并根据采样转换模块输出的数据调整采样时钟至最佳采样点的位同步模块；以及

与位同步模块连接，对位同步模块输出的数据进行移位调整的字同步模块。

所述采样转换模块包括：

在同个采样时钟下分别在LVDS接收模块输出的数据的上升沿和下降沿进行采样并存储的上升沿采样单元和下降沿采样单元；以及

与上升沿采样单元和下降沿采样单元连接，将上升沿采样单元和下降沿采样单元输出的采样数据组合成并行数据的采样组合单元。

所述位同步模块包括：

产生n个相位的采样时钟的DLL锁相环，所述n为大于1的整数；

与DLL锁相环连接，从所述n个相位时钟中选择一个作为采样转换模块的采样时钟的多路选择器；以及

与采样转换模块和多路选择器连接，根据采样转换模块输出的数据与预设的基准数据的比较结果，控制多路选择器相应地调整输出的相位时钟，直至输出的相位时钟为最佳采样点的采样时钟调整模块。

所述DLL锁相环基于源同步时钟信号产生n个相位的采样时钟。

所述n为16。

所述采样时钟调整模块检测接收数据的跳变沿，在数据发生跳变沿时，控制多路选择器以每次1/n的精度调整输出的采样时钟的相位，并计算接收数据变化至中间沿的移相次数counter1和接收数据变化至左边沿的移相次数counter2，以及计算并存储采样时钟移相位(counter1+counter2)/2；所述多路选择器根据所述采样时钟移相位输出最佳采样点。

所述字同步模块包括移位计算单元和异步FIFO单元，所述移位计算单元用于在训练阶段基于预设的同步字对接收到的非同步字数据进行移位调整，计算并存储移位数，以及在正常数据传输阶段按照所存移位数对数据进行移位，并将移位调整后的数据写入异步FIFO单元。

所述移位计算单元还用于在完成移位并计算出移位数后产生WrdRdy信号；对所述异步FIFO单元的读信号在各通道的移位计算单元均已产生WrdRdy信号，并且所有的WrdRdy信号均有效时有效。

所述对各通道的WrdRdy信号进行逻辑与处理得到AllRdy信号，当AllRdy有效且同步字到来时将数据存入所述异步FIFO单元中；对于所述异步FIFO单元的读信号在AllRdy有效至少一个时钟周期后有效。