[发明专利]干扰噪声序列矩阵相关计算电路和方法

说明书

技术领域

本发明涉及电子技术领域，尤其涉及干扰噪声序列矩阵相关计算电路和方法。

背景技术

在GSM通信系统中，均衡解调前处理是实现解调功能的关键模块，分集合并单元属于解调前处理的后级模块，用于实现子分集信号的合并。

干扰噪声序列矩阵相关计算可以完成多天线噪声序列估计、多天线噪声序列自相关计算、多天线噪声序列互相关计算。分集合并单元根据干扰噪声矩阵相关结果做分集合并模式自适应判断，并根据干扰噪声矩阵相关结果完成白化滤波系数计算，所以，干扰噪声矩阵相关计算算法的性能直接影响到分集合并单元的性能，属于分集合并单元中非常关键的算法模块。

现有技术中，由硬件电路以串行的形式实现干扰噪声序列矩阵相关计算，如图1所示，可以应用于芯片设计中。包括用于执行噪声项计算的噪声项计算单元、矩阵计算单元两部分。

噪声项计算单元与相关矩阵计算和累加单元的计算过程在同一个流程中实现。噪声项计算单元将所有噪声项计算完毕后，将计算所得噪声项数据传送给矩阵计算单元。在噪声项计算单元计算的过程中，相关矩阵计算和累加单元处于空闲状态；相关矩阵计算和累加单元在得到噪声项数据后执行计算时，噪声项计算单元处于空闲状态。

采用上述技术方案实现干扰噪声序列矩阵相关计算，在噪声项计算单元执行计算操作时，矩阵计算单元处于空闲状态；在矩阵计算单元执行计算操作时，噪声项计算单元处于空闲状态。噪声项计算单元、矩阵计算单元不能同时执行计算操作，使整个干扰噪声序列矩阵相关计算效率较低。

发明内容

本发明的实施例提供一种干扰噪声序列矩阵相关计算电路和方法，能够提高整个干扰噪声序列矩阵相关计算的效率。

为达到上述目的，本发明的实施例采用如下技术方案：

一种干扰噪声序列矩阵相关计算电路，包括：

噪声项计算单元，用于根据天线数据执行噪声项计算；

寄存器，用于存储所述噪声项计算单元计算得出的噪声项计算结果；

第一延时逻辑电路，用于在所述噪声项计算单元完成全部噪声项计算之前，控制所述寄存器将所述噪声项计算单元计算得出的噪声项计算结果发送至矩阵计算单元；

所述矩阵计算单元，用于利用所述噪声项计算结果计算干扰噪声序列矩阵的相关结果。

一种干扰噪声序列矩阵相关计算方法，包括：

根据获取到的天线数据执行噪声项计算；

在完成全部噪声项计算之前，开始利用所述噪声项计算结果执行矩阵相关计算，得到干扰噪声序列矩阵的相关结果。

本发明实施例提供的一种干扰噪声序列矩阵相关计算电路和方法，在完成本次全部噪声项计算之前，将噪声项计算单元计算得出的噪声项数据发送至矩阵计算单元。使噪声项计算单元执行噪声项计算的同时，矩阵计算单元也在同时执行矩阵相关计算，提高了整个干扰噪声序列矩阵相关计算的效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中干扰噪声序列矩阵相关计算结构图；

图2为本发明实施例提供的干扰噪声序列矩阵相关计算电路的结构图；

图3为本发明实施例提供的另一种干扰噪声序列矩阵相关计算电路的结构图；

图4为本发明实施例中噪声项计算单元的结构图；

图5为本发明实施例中矩阵相关计算模块的结构图；

图6为本发明实施例中矩阵累加计算模块的结构图；

图7为本发明实施例中流水控制逻辑单元的结构图；

图8为本发明实施例中干扰噪声序列矩阵相关计算电路的流水时间轴图；

图9为本发明实施例提供的干扰噪声序列矩阵相关计算方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种干扰噪声序列矩阵相关计算电路，如图2所示，包括：