[发明专利]译码装置

说明书

技术领域

本发明涉及通信领域，尤其涉及一种用于对低密度奇偶检验码进行译码的译码装置。

背景技术

低密度奇偶校验(LDPC)码是一种线性分组码，其性能接近香农信道容量的极限，因此，LDPC码在无线通信、卫星通信等通信领域中得到了很多应用。

LDPC码通常用稀疏奇偶校验矩阵H表示。图1A示出了校验矩阵H的一个例子。假设LDPC码的校验矩阵H是一个M行×N列的矩阵，则LDPC码也可以用于一个具有M个校验节点和N个变量节点的二分图表示，其中，每一个检验节点表示校验矩阵H的其中一行元素，每一个变量节点表示校验矩阵H的其中一列元素。图1B示出了具有图1A的校验矩阵H的LDPC码的二分图。H矩阵中的“1”代表了变量节点和校验节点之间的连接关系，在二分图中表现为变量节点与校验节点之间的一条边相连。由一条边相连的变量节点和校验节点互称为相邻节点。

在LDPC码的众多译码算法中，分层译码算法具有算法收敛速度更快和误码性能更好的特点，因此，LDPC码的分层译码算法受到了更多的关注，并且已经提出了各种各样实现结构的分层译码器。

参考文献1(Zhongfeng Wang，Zhiqiang Cui，Jin Sha“VLSI Design for Low-Density Parity-Check Code Decoding”，IEEE CIRCUITS AND SYSTEM MAGAZINE，FIRST QUARTER 2011)提出了一种分层译码器的实现结构。然而，该分层译码器需要两组存储单元来分别存储在对LDPC码进行迭代译码过程中计算得到的校验节点传递给变量节点的信息和变量节点传递给校验节点的信息，因此，该分层译码器需要更多的存储资源，导致该分层译码器的硬件实现复杂度高。

发明内容

考虑到现有技术的上述问题，本发明的实施例提出一种译码装置，其硬件实现的复杂度低。

按照本发明实施例的一种译码装置，包括：存储模块，用于存储准循环低密度奇偶校验QC-LDPC码的二分图的各个变量节点的信道信息和在对所述QC-LDPC码进行迭代译码过程中在所述QC-LDPC码的各个校验节点和各个变量节点之间传递的外部信息，其中，在所述QC-LDPC码的任意两个相连的校验节点和变量节点之间传递的外部信息动态存储在所述存储模块的相同存储位置中；更新模块，用于在所述QC-LDPC码的每一次迭代译码过程中，根据所述存储模块所存储的信道信息和外部信息，按照将所述QC-LDPC码的各个校验节点划分为多层校验节点并逐层处理的方式，计算在所述QC-LDPC码的各个校验节点和各个变量节点之间传递的外部信息并且将所计算的外部信息写入所述存储模块以更新所述存储模块所存储的外部信息，以及用于根据所述存储模块所存储的信道信息和外部信息以及所计算的外部信息来计算所述QC-LDPC码的各个变量节点的后验概率信息；以及，计算模块，用于根据所计算的所述QC-LDPC码的各个变量节点的后验概率信息，计算所述QC-LDPC码的各个码位的判决取值。

由于译码装置将在QC-LDPC码的迭代译码过程中QC-LDPC码的任意两个相连的校验节点和变量节点之间传递的外部信息动态存储在存储模块的相同存储位置中，所以减少了译码装置所需的存储资源，降低了译码装置的硬件实现复杂度。

附图说明

本发明的其它特点、特征、优点和益处通过以下结合附图的详细描述将变得更加显而易见。其中：

图1A示出了校验矩阵H的一个例子；

图1B示出了具有图1A的校验矩阵H的LDPC码的二分图；

图2示出了按照本发明实施例一的译码装置的结构示意图；

图3示出了按照本发明实施一的层计算模块的结构示意图；

图4示出了按照本发明实施一的处理模块的结构示意图；

图5示出了按照本发明实施例一的QC-LDPC码的校验矩阵H的一个示例；

图6A示出了按照本发明实施例一的第一层校验节点译码的示意图；

图6B示出了按照本发明实施例一的第二层校验节点译码的示意图；

图7示出了现有技术的译码装置的流水调度示意图；以及

图8示出了按照本发明实施例二的译码装置的流水调度示意图。

具体实施方式