[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置及其制造方法，尤其是涉及具有贯通电极的半导体装置及其制造方法。

背景技术

近年来，作为三维安装技术，而且作为新的封装技术，CSP(Chip Size Package)受到注目。CSP是指具有与半导体芯片的外形尺寸大致相同大小的外形尺寸的小型封装。

一直以来，作为CSP的一种，已知具有贯通电极的BGA型的半导体装置。该BGA型的半导体装置具有贯通半导体基板而与衬垫电极连接的贯通电极。而且，该半导体装置的背面上呈格子状地排列有多个由焊料等金属构件构成的球状的导电端子。

并且，在将该半导体装置装入电子设备时，将各导电端子与电路基板(例如印制基板)上的配线图案连接。

与具有向侧部突出的引导销的SOP(Small Outline Package)或QFP(Quad Flat Package)等其他的CSP型的半导体装置相比，此种BGA型的半导体装置可以设置多个导电端子。而且，与其他的CSP型的半导体装置相比，此种BGA型的半导体装置具有能够小型化的优点。

接下来，专利文献1所示的现有例1的具有贯通电极的BGA型的半导体装置的制造方法的概要的流程图如图7所示，各阶段的剖视图如图8A～图8K所示，使用这些图进行说明。

首先，如图8A所示，在硅的半导体基板55的形成有电子器件52及衬垫电极53的表面(图8A中的下表面)上经由第一绝缘膜51及树脂制的粘接层来粘接支承体54(步骤S101)。作为电子器件52，列举有例如CCD或红外线传感器等受光元件或发光元件等。衬垫电极53是与电子器件52连接的外部连接用电极。

接下来，如图8B所示，在半导体基板55的背面(图8A中的上表面)形成抗蚀剂经由图案层56(步骤S102)。

接下来，如图8C所示，以该抗蚀剂经由图案层56为掩模，通过干蚀法来形成从半导体基板55的背面到达衬垫电极53的硅的通孔57(步骤S103)。第一绝缘膜51在通孔57的底部露出。接下来，以使用于通孔57的干蚀的抗蚀剂层56为掩模，利用干蚀法将通孔57的底部的第一绝缘膜51除去。由此，衬垫电极53的一部分在通孔57的底部露出。然后，从半导体基板55的背面将抗蚀剂层56除去。

接下来，如图8D所示，在包含通孔57内部的半导体基板55上形成第二绝缘膜58(步骤S104)。这里，通孔57的底部的第二绝缘膜58对应于该通孔57的深度，形成得比半导体基板55的表面的第二绝缘膜58薄。

接下来，如图8E所示，通过对形成有第二绝缘膜58的半导体基板55进行各向异性的干蚀，来进行第二绝缘膜58的蚀刻(步骤S105)。通过上述蚀刻，在通孔57的底部，将第二绝缘膜58除去而使衬垫电极53的一部分露出，但在半导体基板55的表面及通孔57的侧壁上残留有第二绝缘膜58。

接下来，如图8F所示，在通孔57内部及半导体基板55的表面的第二绝缘膜58上形成势垒金属层59(步骤S106)。接下来，在通孔57内部及半导体基板55的表面的势垒金属层59上形成金属晶粒层60(步骤S107)。该金属晶粒层60作为用于镀敷形成后述的配线形成层61的电极。

接下来，如图8G所示，以将形成在半导体基板55的表面上的势垒金属层59及金属晶粒层60覆盖的方式形成配线形成层61(步骤S112)。

然后，在配线形成层61上的规定的区域形成第二抗蚀剂层62(步骤S113)。

接下来，如图8H所示，以第二抗蚀剂层62为掩模，对配线形成层61进行构图，从而形成贯通电极49及与该贯通电极49连续的配线层48(步骤S114)。需要说明的是，形成第二抗蚀剂层62的上述规定的区域是通孔57的形成区域，且是形成具有后述的规定的图案的配线层的半导体基板55的表面的区域。

这里，贯通电极49形成为经由金属晶粒层60及势垒金属层59而与在通孔57的底部露出的衬垫电极53电连接。而且，与贯通电极49连续且电连接的配线层48(配线形成层61)形成为经由金属晶粒层60及势垒金属层59而具有半导体基板55的表面的规定的图案。

接下来，如图8I所示，以第二抗蚀剂层62为掩模，构图而除去金属晶粒层60和势垒金属层59(步骤S114)。

接下来，如图8J所示，将第二抗蚀剂层62除去(步骤S110)。