[发明专利]ESD保护器件和方法

说明书

技术领域

本发明的实施例一般地涉及半导体器件和用于制造半导体器件的方法，并且更特别地，涉及用于集成电路和其它电路中的静电放电（ESD）保护的半导体器件以及电子组件。

背景技术

现代集成电路（IC）和电子组件以及其中的器件存在由于静电放电（ESD）事件而损坏的风险。这是本领域公知的。因此，跨这些器件、IC和电子电路或组件的端子提供EDS钳位电路（电压限制器件）是常见的。如此处使用的，术语集成电路和缩写IC意指任意类型的电路或电子组件，不论是形成在单片衬底内的，还是作为单独元件或其组合形成的。

附图说明

下面将结合下列附图描述本发明，其中类似的参考号指示类似的元件，并且其中：

图1是一种电路或电子组件的简化示意图，其中静电放电（ESD）钳位电路被设置在输入输出（I/O）端子和地或IC的公共端子之间，以便保护IC内的其它器件，即，保护耦连到I/O端子的“电路核心”；

图2是示出了图1的ESD钳位电路的内部组件的简化示意图；

图3是典型ESD保护器件的电流对电压的简化图示；

图4示出了根据本发明的实施例、实现在半导体衬底内并且适合于在图1-2的电路内使用的ESD钳位晶体管的简化横截面视图；

图5示出了类似于图4但是根据提供双向ESD钳位功能的本发明的另一个实施例的实现在半导体衬底内的双极ESD钳位电路的简化横截面视图；

图6是根据横向基极-集电极间隔尺寸D（以微米为单位），管芯上的四种不同方位角朝向中的ESD钳位晶体管的最高触发电压Vt1和相同四个方位角朝向中的最低触发电压Vt1之间的差（ΔVt1）_MAX（以伏为单位）的简化图示；

图7-17是根据本发明的其它实施例并且示出了附加细节的图4所示类型的ESD钳位晶体管在制造的各个阶段期间的简化横截面图；以及

图18是被放大很多并且示出了进一步细节的图4和18的ESD晶体管内的围绕雪崩击穿区的区域的简化示意横截面表示。

具体实施方式

下列详细描述本质上仅仅是示例性的，并且不希望限制本发明或本发明的应用和使用。另外，不希望受在前面的技术领域、背景技术或下面的具体描述中给出的任意明确或暗示的理论的约束。

为了说明的简化和清楚起见，附图示出了构造的一般方式，并且可能省略了公知特征和技术的描述和细节，以便避免不必要地使得本发明难以理解。另外，附图中的元件不一定是按比例绘制的。例如，图中的某些元件或区域的尺寸可能相对于其它元件或区域被夸大，以便帮助改进对本发明的实施例的理解。

说明书和权利要求书中的术语“第一”、“第二”、“第三”、“第四”等（如果有的话）可用于区分类似的元件，并且不必然用于描述特定的顺序或时间顺序。应当理解，这样使用的术语在适当场合下是可以互换的，使得此处描述的本发明的实施例，例如，能够以不同于此处示出或以其它方式描述的顺序不同的顺序操作。另外，术语“包括”、“包含”、“具有”和它们的变体旨在覆盖非排它性的包括，从而包括一系列元素的处理、方法和物品或装置不必然局限于这些元素，而可以包括未明确列出的或这些处理、方法和物品或装置所固有的其它元素。此处使用的术语“耦连”定义为以电气或非电气方式直接或间接连接。此处使用的术语“大体”和“大体上”意味着足以在实际方式中实现所描述的目的，并且微小的不理想性（如果有的话）对于所描述的目的而言也不明显。

此处使用的术语“半导体”旨在包括任意半导体，不论是单晶、多晶还是非晶的，并且包括Type IV半导体、非Type IV半导体、化合物半导体以及有机和无机半导体。另外，术语“衬底”和“半导体衬底”旨在包括单晶衬底、多晶衬底、非晶衬底、薄膜结构、分层结构，例如但不限于，绝缘体上半导体（SOI）结构、以及它们的组合。术语“半导体”被缩写为“SC”。为了解释方便并且不希望作为限制，此处针对硅半导体描述半导体器件和制造方法，但是本领域技术人员将理解，还可以使用其它半导体材料。另外，各种器件类型和/或掺杂SC区可被标识为N型或P型，但是这仅是为了描述方便，而不希望作为限制，并且这种标识可被以更一般的描述“第一传导类型”或“第二相反传导类型”代替，其中第一类型可以是N型或P型，并且第二型是P型或N型。