[发明专利]用于基于分组转换的逻辑复制的方法和系统

说明书

技术领域

本发明的实施例涉及调试集成电路的领域，以及更具体地涉及使用基于分组转换的虚拟信道来复制逻辑的调试集成电路。

背景技术

设计集成电路（IC）或系统通常需要验证和/或调试以确保设计正确性。一个通常的实践可以基于通过克隆模块并通过FIFO（快进快出）延迟缓冲器向模块输送（pipe）输入来为逻辑模块提供可视化的硬件辅助验证（HAV）。US专利No.7,213,216描述了这种实践的示例。可以使用缓冲的输入在克隆的逻辑模块上执行逻辑模块的测试用例的仿真。然而，如果模块包含多个时钟（或在多个时钟域），HAV可能需要对每个时钟域的所有输入以分开的FIFO来缓冲。所以，需要另外的硬件和复杂的软件来在每个时钟域中同步仿真操作。

而且，在片上RAM（随机存取存储器）中执行的FIFO可能受到未使用的存储器空间的可用性的限制。为了增加FIFO中的缓冲量，可以采用如DDR2（双倍数据速率2）或SDRAM（同步动态RAM）的片外存储器。然而，板上空间和/或引脚线限制可能会阻止对于每个时钟域使用单个物理存储器来实施FIFO。从而，可能需要从单个物理存储器构建用于不同的时钟域的多个FIFO。

然而，片外存储器可能受固定的数据宽度的限制。另外，对于每个FIFO的分开的地址空间可能具有严格的带宽限制，例如由存储器内容转换中的显著开销所引起。

所以，硬件辅助设计验证的传统数据缓冲没有提供有效的和可扩展的解决方案。而且，可以在下面的美国专利中找到关于逻辑设计或验证的背景信息：5,036,473；5,452,231；5,596,742；5,661,662；5,761,484；5,812,414；和6,581,191。

发明内容

本发明的实施例包括编译源电路的表示的方法和设备，所述源电路的表示包括与由多个时钟域驱动的源逻辑的部分相关的一个或多个源子信道。每个源子信道可以产生携带来自源逻辑的部分中的一个部分的信号数据的分组。目的（destination）电路的表示可以被编译成包括与复制源逻辑的目的逻辑的部分相关的一个或多个目的子信道。每个目的子信道可以经由分组将信号数据转发到目的逻辑的部分中的一个部分。转换逻辑可以被配置成作为虚拟信道将源子信道映射到目的子信道，以将分组从源子信道转发到目的子信道。单个队列可以被配置成与转换逻辑耦合，从而将来自源子信道的多个时钟域的分组记录到延迟期间的分组流中，以分配到目的子信道。目的逻辑可以对与延迟了延迟期间的多个时钟域同步的源逻辑进行仿真。

在本发明的另一个方面，可以产生分组来携带来自源逻辑的多个部分的信号数据以用于克隆源逻辑的部分的目的逻辑。分组可以包括标识符，该标识符对将源逻辑的多个部分映射到目的逻辑的多个部分的虚拟信道进行标识。队列可以将分组作为信号数据的轨迹存储一段期间。可以根据标识的虚拟信道将分组从队列中分配到目的逻辑的部分中。可以从分组中析取信号数据，以更新目的逻辑的部分，以用于目的逻辑仿真对于轨迹期间具有延迟的源逻辑。

在本发明的又另一个方面中，可以产生分组来表示来自由多个时钟域驱动的源逻辑的多个部分的信号数据。每个部分可以属于一个时钟域。可以根据包括报头字段和净荷字段的分组格式来格式化分组。净荷字段可以携带信号数据。报头字段可以携带标识符，所述标识符对将源逻辑的多个部分映射到目的逻辑的多个部分的虚拟信道进行标识，所述目的逻辑克隆源逻辑。每个分组可以存储在对应于源逻辑的多个部分的多个队列中的一个队列中。可以从交错到与每个时钟域同步的分组流中的多个队列仲裁（arbitrate）分组以用于根据虚拟信道到目的（或目标）逻辑的分配。

在本发明的又另一个方面中，集成电路可以包括在多个不同的时钟域下操作的源逻辑的多个部分，和复制源逻辑的目的逻辑的多个部分。集成电路中的存储可以存储将源逻辑的多个部分映射到目的逻辑的多个部分中的虚拟信道。集成电路中的集中器逻辑可以使得携带来自源逻辑的多个部分的信号数据的分组串行化成存储中的队列以用于延迟。每个分组可以标识虚拟信道中的一个虚拟信道。集成电路中的分配器逻辑可以根据延迟随后的虚拟信道来将来自从队列中获取的分组的信号数据分配到目的逻辑的部分中。