[发明专利]存储器装置中的感测操作

说明书

技术领域

本发明实施例一般来说涉及存储器，且特定实施例涉及存储器中的感测操作。

背景技术

快闪存储器装置已发展成用于宽广范围的电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。快闪存储器的常见用途包含个人计算机、快闪驱动器、数码相机及蜂窝式电话。程序码及系统数据(例如基本输入/输出系统(BIOS))通常存储于快闪存储器装置中以供用于个人计算机系统中。

快闪存储器是可按块而非一次一个字节地擦除及编程的一种类型的存储器。典型的快闪存储器包括包含大量存储器单元的存储器阵列。存储器单元的阈值电压的改变(经由对电荷存储节点(例如，浮动栅极或电荷陷阱)进行编程)或其它物理现象(例如，相变或极化)确定每一单元的数据值。通常将所述单元分组成若干块。可(例如)通过将电荷存储节点充电来对一块内的所述单元中的每一者进行电编程。通过在电荷存储节点中存在或不存在电荷来确定此类型的单元中的数据。可通过擦除操作来从电荷存储节点移除电荷。

可按每单元单个位(即，单电平单元-SLC)或每单元多个位(即，多电平单元-MLC)来编程每一存储器单元。每一单元的阈值电压(V_t)表示存储于所述单元中的数据。举例来说，按每单元单个位，1.5V的V_t可指示经编程单元，而-0.5V的V_t可能指示经擦除单元。

多电平单元具有各自指示不同状态的多个V_t范围。多电平单元可通过将位样式指派给传统快闪单元的特定V_t范围来利用所述单元的模拟性质。取决于指派给所述单元的V_t范围的量，此技术准许每单元存储表示两个或两个以上位的数据值。

随着处理器的性能增加，在不影响编程或读取可靠性的情况下，耦合到处理器的存储器的性能也应增加以避免变成数据传送期间的瓶颈。历史上，快闪存储器阵列的密度也已通过增加可存储于每一存储器单元中的位的量而增加。此导致在某段时间内将较大量的数据传送到存储器阵列并进行编程。

出于上述原因，且出于所属领域的技术人员在阅读并理解本说明书之后将明了的下述其它原因，此项技术中需要用于感测存储器装置中的存储器单元的替代方法及设备。

发明内容

附图说明

图1展示存储器阵列的一部分的一个实施例的示意图。

图2展示存储器装置中的奇数感测路径及偶数感测路径的一个实施例的框图。

图3展示根据图2的感测路径的数据高速缓冲存储器的一个实施例的框图。

图4展示编程操作的一个实施例的流程图。

图5展示根据图4的编程操作的编程检验操作的一个实施例的流程图。

图6展示读取操作的一个实施例的流程图。

图7展示存储器装置中的感测操作的一个实施例的组合时序图及阈值电压范围分布。

图8展示存储器装置中的感测操作的替代实施例的组合时序图及阈值电压范围分布。

图9展示存储器系统的一个实施例的框图。

具体实施方式

在本发明的以下详细说明中，参考形成本发明的一部分且其中以图解说明的方式展示其中可实践本发明的特定实施例的所附图式。在图式中，贯穿数个视图相同编号描述大致类似组件。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明。在不背离本发明的范围的情况下，可利用其它实施例且可做出结构、逻辑及电改变。因此，不应在限制意义上考虑以下详细说明，且本发明的范围仅由所附权利要求书及其等效物定义。

图1图解说明NAND架构存储器阵列101的一部分的示意图，NAND架构存储器阵列101包括可使用随后论述的感测操作的实施例感测的非易失性存储器单元的串联串。尽管随后论述参考NAND存储器装置，但本发明实施例不限于此架构而是还可用于其它存储器装置架构中。

所述阵列可由布置成若干列(例如串联串104、105)的非易失性存储器单元阵列101(例如，浮动栅极)构成。单元101中的每一者漏极到源极地耦合于每一串联串104、105中。横跨多个串联串104、105的存取线(例如，字线)WL0到WL31耦合到一行中的每一存储器单元的控制栅极以偏置所述行中的所述存储器单元的所述控制栅极。数据线(例如位线BL1、BL2)耦合到所述串且最终耦合到感测放大器电路(如图2及3中所展示)，所述感测放大器电路通过感测特定位线上的电流或电压来检测每一单元的状态。