[发明专利]在多处理器系统中将可执行软件图像从主要处理器直接分散加载到一个或一个以上次要处理器

说明书

相关申请案的交叉参考

本申请案主张2010年3月22日以马拉曼特(MALAMANT)等人的名义申请的第61/316,369号美国临时专利申请案、2010年4月14日以古普塔(GUPTA)等人的名义申请的第61/324,035号美国临时专利申请案、2010年4月14日以古普塔(GUPTA)等人的名义申请的第61/324,122号美国临时专利申请案以及2010年4月19日以古普塔(GUPTA)等人的名义申请的第61/325,519号美国临时专利申请案的权益，上述各申请案的揭示内容以全文引用的方式明确地并入本文中。

技术领域

以下描述大体上涉及多处理器系统，且更具体地说，涉及多处理器系统，其中主要处理器耦合到存储所述系统中的一个或一个以上其它处理器(本文中称为“次要”处理器)的可执行软件图像的非易失性存储器，所述一个或一个以上其它处理器各自耦合到专用易失性存储器，其中以经分段格式(例如，使用直接分散加载过程)将所述可执行软件图像高效地从主要处理器传送到次要处理器。

背景技术

处理器执行软件代码以执行操作。处理器可需要待执行以用于引导的某一软件代码，通常称为引导代码。在多处理器系统中，每一处理器可需要相应的引导代码来用于引导。作为一实例，在包含应用处理器和调制解调器处理器的智能电话装置中，处理器中的每一者可具有相应的引导代码来用于引导。

大量的并入有多个处理器(例如与单独的调制解调器处理器芯片集成的独立应用处理器芯片)的装置(例如智能电话)上存在一个问题。快闪/非易失性存储器组件可用于处理器中的每一者，因为每一处理器具有可执行图像和文件系统的非易失性存储器(例如，持久存储装置)。举例来说，可将处理器的引导代码存储到处理器的相应非易失性存储器(例如，快闪存储器、只读存储器(ROM)等)，且在加电后，处理器即刻从其相应的非易失性存储器加载引导代码软件以供执行。因此，在这种类型的架构中，不要求将可执行软件(例如处理器的引导代码)从系统中的另一处理器加载到所述处理器。

然而，将专用非易失性存储器添加到每一处理器会占用较多电路板空间，从而增加电路板大小。一些设计可使用随机存取存储器(RAM)与快闪存储器的组合式芯片(其中RAM和快闪装置堆叠为一个封装以减小大小)以减小板大小。虽然多芯片封装解决方案确实在某种程度上减小了所需的电路板占用面积，但所述方案可增加成本。

在一些多处理器系统中，可能要求将软件从一个处理器加载到另一处理器。举例来说，假设多处理器系统中的第一处理器负责将用于所述系统中的一个或一个以上其它处理器的引导代码存储到其非易失性存储器；其中在加电后，第一处理器的任务是将相应的引导代码加载到其它处理器，这与此引导代码驻存在其它处理器的非易失性存储器中形成对比。在这种类型的系统中，将软件(例如，引导图像)从第一处理器下载到其它处理器(例如，下载到其它处理器的易失性存储器)，且其后接收处理器用所下载的图像来引导。

通常，待加载的软件图像为二进制多片段式图像。举例来说，软件图像可包含标头，接着是代码的多个片段。当将软件图像从外部装置(例如，从另一处理器)加载到目标装置(例如，目标处理器)时，可存在中间步骤，其中将二进制多片段式图像传送到系统存储器中，且接着稍后由引导加载程序传送到目标位置中。

在其中将软件图像从第一“主要”处理器加载到目标“次要”处理器上的系统中，执行此加载的一种方式是分配每一包被接收到其中的临时缓冲器，且每一包将具有相关联的包标头信息以及有效负载。在此情况下，有效负载将为实际图像数据。从临时缓冲器，可在有效负载上进行一些处理，且接着有效负载将被拷贝到最终目的地。临时缓冲器将为系统存储器中的某一地方，例如内部随机存取存储器(RAM)或双数据速率(DDR)存储器中。

因此，在使用中间缓冲器的情况下，将正从主要处理器下载到次要处理器的数据拷贝到中间缓冲器中。以此方式，缓冲器用于从主要处理器接收图像数据的部分，且图像数据可从缓冲器扩散到次要处理器的存储器(例如，易失性存储器)中。

主要处理器及其存储用于次要处理器的引导图像的非易失性存储器可实施于与上面实施次要处理器的芯片不同的芯片上。因此，为了将数据从主要处理器的非易失性存储器传送到次要处理器(例如，传送到次要处理器的易失性存储器)，可使用基于包的通信，其中包标头包含于传送到次要处理器的每一包中。所述包存储在中间缓冲器中，且接着需要将对所接收包的一些处理用于待存储在需要去往的地方(例如，次要处理器的易失性存储器内)的所述数据。