[发明专利]具有自适应预测的关键字转送

说明书

技术领域

本发明涉及处理器的领域，尤其涉及处理器和相关电路中的缓存块(cache block)填充的关键字的转送。

背景技术

处理器通常实施加载和存储操作以访问存储器的数据。所述加载规定存储器位置的读取，以将数据提供给处理器，所述存储使用处理器提供的数据来规定存储器位置的写。根据处理器实施的指令集体系结构，加载和存储可以是指令集体系结构中规定的显式指令、规定存储器操作的指令中的隐式操作、或它们的组合。

为了减小用于加载和存储的存储器延迟，处理器通常实施一个或多个缓存，在访问主存储器系统之前访问该一个或多个缓存。缓存以缓存块单元来存储最近访问过的数据。缓存块在不同处理器中具有不同大小，如32字节、64字节、128字节等等。所述块通常在存储器中与它们的尺寸的自然边界对准。

相应地，如果所述加载在缓存中未命中（miss），则包含加载数据的缓存块被从存储器中读取，并且传送到缓存。尽管将缓存块存储到缓存中将减小命中（hit）缓存的其它访问的延迟，处理器的性能常常受到等待加载数据的严重影响。通常，缓存块使用从存储器到处理器的互连的多次数据传输而传送。为了减小对于加载数据的等待，加载数据被提供在缓存块的第一传送，然后传送剩余数据。处理器和缓存被设计成，在等待要提供的缓存块的同时，将加载数据转送到目标。某些情况下，存储器控制器可设计成，提供指示数据即将传送的响应（例如，在数据传送之前若干时钟周期），从而缓存/处理器可安排所述数据的转送。这样的存储器控制器在传送数据之前若干时钟周期提供所述响应，并且保证所述数据将在所识别的时钟周期传送。因而，精确地安排所述转送。

发明内容

在实施例中，系统包括存储器控制器、一个或多个处理器和对应缓存。系统可能含有不确定源，不确定源阻止了在处理器缓存中不存在的加载操作的数据转送的准确安排。存储器控制器可以提供早期响应，指示数据应该在后续时钟周期中提供。然而，转送所述数据的实际时钟周期由于系统的不确定性而变化。存储器控制器与缓存/处理器之间的接口单元可以预测从当前接收早期响应到所述对应数据的延迟，并可以推测地准备转送所述数据，假如它将如预测的那样可用。如果预测正确，数据可以按低延迟转送。如果预测不正确，数据可能按更长延迟转送。接口单元可以监视在早期响应与数据的转送之间的延迟，或者至少所述延迟的变化部分。基于测量的延迟，接口单元可以修改随后预测的延迟。因而，接口单元可以随着时间使所预测延迟适应所述系统经历的实际延迟，调整不确定性。

在实施例中，不确定性可以包括例如：异步时钟域交叉中的不确定同步延迟；存储器控制器、缓存、以及/或处理器内的流水线延迟的不确定性；及由于系统操作模式的变化（例如，进入和离开低功率模式等等）造成的时钟频率的一个或多个的变化。不确定源可以随系统而不同。通过使预测延迟适应经历的实际延迟，当数据准备转送时，用于数据的转送路径可能更多的被准备好，某些实施例中，在缓存中未命中数据的情形下减小对于加载数据的平均延迟。

附图说明

如下详细描述参照附图，现在简短描述这些附图。

图1是集成电路的一个实施例的方块图。

图2是在图1表示的接口单元的一个实施例的方块图。

图3是流程图，表明在图2表示的延迟监视器的一个实施例的操作。

图4是流程图，更详细地表明在图3表示的流程图的一部分的一个实施例。

图5是流程图，表明响应于早期响应指示的关键字转送控制电路的一个实施例的操作。

图6是状态机的一个实施例的方块图，该状态机可以由关键字转送控制电路的一个实施例实施。

图7是时序图，表明关键字转送的一个实施例的操作。

图8是系统的一个实施例的方块图。

图9是在图1表示的接口单元的另一个实施例的方块图。

尽管本发明可接收各种修改和备选形式，具体实施例作为例子表示在附图，这里将详细描述。然而，应该理解，附图和对其详细描述不打算将本发明限于公开的特定形式，相反，旨在覆盖落在附属权利要求书所限定的本发明的精神和范围内的全部修改、等效物及备选例。这里使用的标题仅用于组织目的，并且不意味着用来限制说明书的范围。如贯穿本申请使用的那样，字词“可以（may）”用在容许意义上（即意味着具有可能性），而不是命令意义（即，意味着必须）。类似地，字词“包括（include）”、“包括（including）”、以及“包括（includes）”是指包括但不限于。