[发明专利]用于多通道高速缓存的更新处理机

说明书

技术领域

本发明的示例性且非限制性实施方式一般地涉及数据存储系统、装置、设备、方法和计算机程序，并且尤其涉及高速缓存存储器系统、装置、设备、方法和计算机程序。

背景技术

本节意在提供权利要求中所叙述的本发明的内容的背景或环境。这里的描述可以包括能够被实现的概念，但这些概念并不一定是此前构想、实施或描述过的概念。因此，除非另外指出，本节所描述的内容并不是本申请的说明书和权利要求的现有技术，而且也不因被包括在本节中而被承认为现有技术。

说明书和/或附图中可能出现的以下缩写形式定义如下：

BO        字节偏移

CMH      （多通道）高速缓存未命中处理机

CPU       中央处理器

DRAM      动态随机存取存储器

HW        硬件

LSB       最低有效位

MC        多通道

MC_Cache  多通道高速缓存

MCMC      多通道存储器控制器

MMU       存储器管理单元

PE        处理元件

SIMD   单指令多数据流

SW     软件

TLB    旁路转换缓冲器

VPU    向量处理单元

μP    微处理器

处理设备典型的包括一个或多个处理单元和存储器。在一些情况中，到存储器的存取可能比期望的要慢一些。这可能是由于例如并行存取之间的竞争和/或因为所使用的记忆存储（memory storage）对其存取速度有基本的限制。为了缓解这个问题，可在处理单元和存储器之间插入高速缓存存储器。高速缓存存储器一般小于所述存储器，并可以使用具有较快的存取速度的记忆存储。

可以给多个处理单元安排每个处理单元都可用的高速缓存。每个存储单元可以具有其自己专用的高速缓存。可替换地，共享高速缓存存储器单元可以包括分离的高速缓存，其中在处理单元之间对高速缓存的分配由集成crossbar确定。

发明内容

根据本发明的示例性实施方式，前述问题以及其它问题都被克服，并且实现了其它优势。

在本发明的示例性实施方式的第一方面，提供了一种方法，包括：确定至少由于高速缓存未命中的发生或需要预取数据这两种情况之一更新多通道高速缓存存储器的需要；以及操作多通道高速缓存未命中处理机以从主存储器更新所述多通道高速缓存存储器中的至少一个高速缓存通道存储器。

在本发明的示例性实施方式的另一方面，提供了一种设备，包括：多通道高速缓存存储器，该多通道高速缓存存储器包括多个高速缓存通道存储器。所述设备进一步包括多通道高速缓存未命中处理机，其被配置为至少由于高速缓存未命中的发生或需要预取数据这两种情况之一，响应更新所述多通道高速缓存存储器的需要以从主存储器更新所述多通道高速缓存存储器中的至少一个高速缓存通道存储器。

附图说明

当结合附图阅读以下具体实施方式时，本发明的示例性实施方式的上述以及其它方面会变得更加明显，其中：

图1-6示出了在共同所有的PCT/EP2009/062076中描述的发明的示例性实施方式中的实施方式，其有助于增强对本发明的示例性实施方式的理解，其中

图1示意性地图示了涉及使用存储器的多高速缓存通道的方法；

图2A示出了针对存储器接入请求的高速缓存分配取决于包括在存储器接入中的存储器地址；

图2B示出了针对存储器接入请求的高速缓存分配独立于关于其作出所述存储器接入请求的处理单元的身份；

图3示意性地图示了适于执行图1中的方法的系统的功能性组件；

图4示意性地图示了多通道高速缓存存储器单元；

图5示意性地图示了所述系统的物理实施的一个示例；

图6A示出了包括一个或多个标识参考的存储器接入请求的示例；以及

图6B示出了跟随在读访问之后的典型响应的示例。

图7-11示出了本发明的示例性实施方式中的实施方式，其中

图7示出了根据本发明的示例性实施方式的具有多通道高速缓存和多通道高速缓存未命中处理机的示例性系统架构；

图8更详细地示出了图7的多通道高速缓存；

图9A、9B和9C对地址分配和相应的高速缓存通道编号和索引的各种非限制性示例进行了描述；