[发明专利]具有减小电容的双栅LDMOS装置

权利要求书

1.一种晶体管，包含：

n型阱，所述n型阱植入于基板中；

源极区域，所述源极区域包含在所述n型阱中的p型本体区域，以及在所述p型本体区域中的n+区域与p+区域；

漏极区域，所述漏极区域包含n+区域；以及

双栅极，所述双栅极位于所述源极区域与所述漏极区域之间，所述双栅极包含在接近于所述源极区域的一侧上的第一栅极，以及在接近于所述漏极区域的一侧上的第二栅极，所述第一栅极与所述第二栅极以预定距离分隔，所述预定距离足以使所述栅极与所述漏极之间的电容至少15%低于除了所述第一栅极与所述第二栅极为相邻以外，具有相同的单位晶格大小及配置的晶体管的电容。

2.如权利要求1所述的晶体管，其中所述预定距离是小于0.5μm。

3.如权利要求1所述的晶体管，其中在所述栅极与所述漏极之间的电容是约为总和漏极电容的50%，且在所述栅极与所述漏极之间的电容至少15%低于除了所述第一栅极与第二栅极为相邻以外，具有相同的单位晶格大小及配置的所述晶体管的所述电容。

4.如权利要求1所述的晶体管，其中所述第一栅极包含第一栅极氧化层，且所述第二栅极包含厚于所述第一栅极氧化层的第二栅极氧化层。

5.如权利要求4所述的晶体管，其中所述第一栅极氧化层具有小于约100埃的第一厚度，且所述第二栅极氧化层具有第二厚度，所述第二厚度至少为所述第一厚度的五倍。

6.如权利要求4所述的晶体管，其中所述第一栅极氧化层部分地重叠所述第一n+区域与所述p型本体区域。

7.如权利要求4所述的晶体管，其中所述第二栅极氧化层部分地重叠所述第二n+区域与所述n掺杂浅漏极。

8.如权利要求1所述的晶体管，其中所述p型本体区域包含：

第一植入区域，所述第一植入区域具有第一深度、第一横向展开，以及p型杂质的第一浓度；以及

第二植入区域，所述第二植入区域具有第二深度、第二横向展开，以及所述p型杂质的第二浓度，其中所述第二深度是小于所述第一深度、所述第二横向展开是大于所述第一横向展开，且所述第二浓度是高于所述第一浓度，其中所述p+区域与所述n+区域是邻接所述第二植入区域。

9.一种晶体管，包含：

n型阱，所述n型阱植入于基板中；

源极区域，所述源极区域包含在所述n型阱中的p型本体区域，以及在所述p型本体区域中的n+区域与p+区域；

漏极区域，所述漏极区域包含n+区域；以及

双栅极，所述双栅极位于所述源极区域与所述漏极区域之间，所述双栅极包含在接近于所述源极区域的一侧上的第一栅极，以及在接近于所述漏极区域的一侧上的第二栅极，所述第一栅极与所述第二栅极以预定距离分隔，所述第一栅极是耦合至第一电极，所述第一电极在所述晶体管的关闭状态期间被保持于第一电压或为浮接，所述第二栅极是耦合至第二电极，所述第二电极在所述晶体管的开启状态期间为浮接或被保持于不同的第二电压。

10.如权利要求9所述的晶体管，其中所述第一栅极是耦合至第一电极，所述第一电极在所述晶体管的关闭状态期间被保持于第一电压。

11.如权利要求10所述的晶体管，其中所述第二栅极是耦合至第二电极，所述第二电极在所述晶体管的开启状态期间被保持于不同的第二电压。

12.如权利要求10所述的晶体管，其中所述第二栅极是耦合至第二电极，所述第二电极在所述晶体管的开启状态期间为浮接。

13.如权利要求9所述的晶体管，其中所述第一栅极是耦合至第一电极，所述第一电极在所述晶体管的关闭状态期间为浮接。

14.如权利要求9所述的晶体管，其中所述第一电压与所述第二电压之间的差异，足以使所述栅极与所述漏极之间的电容，至少15%低于具有相同的配置及单位晶格大小，且于所述关闭状态期间对所述第一栅极与所述第二栅极施加相同电压的晶体管的电容。