[发明专利]用于刷新半导体存储器装置的技术

说明书

相关申请案交叉参考

本专利申请案主张对2010年5月6日提出申请的第61/332,037号美国临时专利申请案的优先权，所述美国临时专利申请案的全文以引用的方式并入本文中。

技术领域

本发明大体来说涉及半导体存储器装置，且更特定来说涉及用于刷新半导体存储器装置的技术。

背景技术

半导体行业已经历了已准许半导体存储器装置的密度及/或复杂性增加的技术进步。此外，所述技术进步已允许各种类型的半导体存储器装置的功率消耗及封装大小减小。持续的趋势是采用及/或制作使用改进性能、减小泄漏电流且增强总体缩放的技术、材料及装置的高级半导体存储器装置。绝缘体上硅(SOI)衬底及块体衬底为可用来制作此些半导体存储器装置的材料的实例。举例来说，此些半导体存储器装置可包含部分耗尽(PD)型装置、完全耗尽(FD)型装置、多栅极装置(例如，双栅极、三栅极或环绕栅极)及鳍型FET装置。

半导体存储器装置可包含具有存储器晶体管的存储器单元，所述存储器晶体管具有其中可存储电荷的电浮动主体区。当过剩多数电荷载流子存储于所述电浮动主体区中时，存储器单元可存储逻辑高(例如，二进制“1”数据状态)。当使电浮动主体区耗尽多数电荷载流子时，存储器单元可存储逻辑低(例如，二进制“0”数据状态)。此外，半导体存储器装置可制作于绝缘体上硅(SOI)衬底或块体衬底(例如，实现主体隔离)上。举例来说，可将半导体存储器装置制作为三维(3-D)装置(例如，多栅极装置、鳍型FET装置及垂直柱装置)。

在一种常规技术中，可通过将偏置信号施加到存储器晶体管的源极/漏极区及栅极来读取半导体存储器装置的存储器单元。如此，常规读取技术可涉及响应于源极/漏极区及栅极偏置信号的施加来感测由存储器单元的电浮动主体区提供/在所述电浮动主体区中产生的电流的量以确定所述存储器单元的数据状态。举例来说，存储器单元可具有对应于两个或两个以上不同逻辑状态的两个或两个以上不同电流状态(例如，对应于两个不同逻辑状态的两个不同电流条件/状态：二进制“0”数据状态及二进制“1”数据状态)。

在另一常规技术中，可通过将偏置信号施加到存储器晶体管的源极/漏极区及栅极来向半导体存储器装置的存储器单元写入。如此，常规写入技术可导致存储器单元的电浮动主体区中的多数电荷载流子的增加/减少，多数电荷载流子的增加/减少又确定存储器单元的数据状态。多数电荷载流子的此过剩可由沟道碰撞电离、带间隧穿(栅极诱发的漏极泄漏“GIDL”)或直接注入而产生。可(例如)使用背栅脉冲经由漏极区空穴移除、源极区空穴移除或漏极与源极区空穴移除来移除多数电荷载流子。

通常，常规读取及/或写入操作可导致相对大的功率消耗及相对大的电压电位摆幅，相对大的电压电位摆幅可能导致对半导体存储器装置中的未选存储器单元的干扰。此外，在读取与写入操作期间在正与负栅极偏置之间的脉冲可减少存储器单元的电浮动主体区中的多数电荷载流子的净数量，此减少又可导致存储器单元的数据状态的不准确确定。此外，在将具有低于存储器晶体管的阈值电压电位的电压电位的偏置信号施加到存储器晶体管的栅极的情况下，可消除在栅极下方的少数电荷载流子的沟道。然而，少数电荷载流子中的一些载流子可保持“陷获”在界面缺陷中。所陷获的少数电荷载流子中的一些载流子可与可能由于所施加的偏置信号而被吸引到栅极的多数电荷载流子组合。因此，可减少电浮动主体区中的多数电荷载流子的净数量。此现象(其通常表征为电荷抽运)是成问题的，因为可减少存储器单元的电浮动主体区中的多数电荷载流子的净数量，此减少又可导致存储器单元的数据状态的不准确确定。

鉴于前文，可理解可存在与用于操作半导体存储器装置的常规技术相关联的显著问题及缺点。

发明内容

本发明揭示用于刷新半导体存储器装置的技术。在一个特定示范性实施例中，可将所述技术实现为包含布置成行及列的阵列的多个存储器单元的半导体存储器装置。每一存储器单元可包括耦合到源极线的第一区及耦合到载流子注入线的第二区。每一存储器单元还可包括电容性地耦合到至少一个字线且安置于所述第一区与所述第二区之间的主体区及耦合到所述主体区的至少一部分的解耦电阻器。

根据此特定示范性实施例的其它方面，所述第一区可为N掺杂区且所述第二区可为P掺杂区。

根据此特定示范性实施例的另外方面，所述主体区可为未掺杂区。

根据此特定示范性实施例的额外方面，所述主体区可包括第一部分及第二部分。