[发明专利]具有增强的电磁辐射探测的器件和相关方法

说明书

优先权数据

本申请要求于2010年3月24日提交的美国临时专利申请系列号61/317,147的权益，其通过引用并入本文。

背景

绝缘体上半导体(SOI)晶片技术是微机电系统(MEMS)技术的派生。SOI晶片是堆叠的晶片基板，其中器件晶片(通常是硅)键合至电介质层，电介质层键合至另外称为操作晶片(handle wafer)的载体晶片。制造SOI晶片的典型工艺流程可以如下：抛光两个晶片并涂覆氧化物或其他电介质材料。将晶片抛光侧面对面安装并在高温和高压下键合。接着两个晶片之一使用机械碾磨碾碎并化学机械抛光至具体的厚度。这样可能产生与下面的基板电绝缘的半导体晶片。

概述

本公开提供半导体结构和器件，其可展示各种增强的性质，比如，例如，增强的光探测性质。一方面，提供半导体器件。这种器件可包括半导体基板和与半导体基板连接的半导体层，其中半导体层具有与半导体基板相对的器件表面。器件也包括连接在半导体基板和半导体层之间的至少一个纹理化区域。另一方面，器件进一步包括连接在半导体基板和半导体层之间的至少一个电介质层。一方面，半导体层是外延生长的半导体层。另一方面，半导体层是硅层。在进一步的方面，第二半导体层布置在纹理化区域和半导体层之间。

考虑根据本公开方面的层的各种位置配置，并且任何这种配置认为在本范围内。在一个具体的方面，例如，电介质层连接在半导体基板和纹理化区域之间，并且纹理化区域布置在电介质层和半导体层之间。在一个具体的方面，反射区域布置在半导体基板和纹理化区域之间。在另一个具体的方面，纹理化区域直接连接至半导体层。仍在另一个具体的方面，第二半导体层布置在纹理化区域和半导体层之间。在进一步具体的方面，至少一个空腔区域布置在纹理化区域和电介质层之间。作为位置排列的另一方面，纹理化区域布置在半导体基板和电介质层之间，并且电介质层布置在纹理化区域和半导体层之间。

在本公开的一方面，多晶硅层直接连接至电介质层。另一方面，多晶硅层布置在多个电介质层之间。在一些方面，多晶硅层可被掺杂。

在本公开的一方面，至少一个光电二极管光激活区布置在器件表面上。另一方面，光电二极管光激活区包括掺杂区域。仍另一方面，器件形成至少一个光探测器。进一步的方面，至少一个光探测器是以阵列排列的多个光探测器。仍进一步的方面，纹理化区域以不连续图案排列，空间上对应光探测器阵列。另一方面，器件包括至少在半导体层中的多个隔离特征以使光探测器阵列中的每个光探测器隔离，其中隔离特征电隔离、光隔离、或电隔离且光隔离每个光探测器。仍另一方面，器件包括与至少一个光探测器相关联的至少一个光学透镜。进一步的方面，器件包括与至少一个光探测器相关联的至少一个滤色镜。

本公开的一方面，纹理化区域用掺杂剂掺杂以形成背面电场。另一方面，背面电场已经通过如下技术掺杂：比如，但不限于，激光掺杂、离子植入、扩散掺杂、原位掺杂等，包括其组合。仍另一方面，纹理化区域具有比半导体层更高的掺杂剂浓度。进一步的方面，掺杂剂具有与半导体层相同的极性。这种掺杂剂的非限制性例子可包括硼、铟、镓、砷、锑、磷等，包括其组合。另外，在其他方面，可通过掺杂纹理化区域外的半导体层产生背面电场。一方面，例如，半导体层用掺杂剂掺杂以形成背面电场，其中背面电场与纹理化区域不同。

本公开另外提供制造半导体器件的方法。一方面，一种这样的方法包括纹理化半导体层的至少一部分表面，以形成纹理化区域，将第一电介质层沉积在半导体层上，以便纹理化区域布置在半导体层和第一电介质层之间，并且将第一电介质层晶片键合(wafer bonding)至布置在半导体基板上的第二电介质层。一方面，半导体层是外延生长的半导体层。另一方面，纹理化半导体层的至少一部分表面以形成纹理化区域进一步包括在生长基板上形成外延生长的半导体层和纹理化外延生长的半导体层的至少一部分表面，以形成纹理化区域。仍另一方面，方法包括去除生长基板以暴露外延生长的半导体层。可在选的方面，方法可包括在纹理化区域的对侧上的半导体层上形成外延生长的半导体层。

另一方面，晶片键合包括将多晶硅层沉积在第一电介质层上并接着将该多晶硅层键合在第一电介质层和第二电介质层之间。仍另一方面，至少一部分多晶硅层可被掺杂。也考虑本范围可包括布置在半导体基板和半导体层之间的多个电介质层和/或半导体材料层。

在进一步的方面，纹理化半导体层的至少一部分表面以形成纹理化区域进一步包括在半导体基板、第二电介质层和第一电介质层中形成孔，以暴露一部分半导体层并纹理化半导体层的暴露部分的至少一部分，以形成纹理化区域。