[发明专利]用于减少非易失性存储器中的状态分布的展宽的擦除和编程技术

说明书

技术领域

本发明一般涉及非易失性存储器的擦除和编程，更具体地，涉及用于减少可能由于例如存储器单元之间的电荷陷阱（charge trap）引起的状态分布的展宽的技术。

背景技术

在诸如快闪EEPROM器件的非易失性存储器系统中，数据的准确存储依赖于数据准确被写入和被读回两者。数据的准确编程依赖于各个存储器单元被写到对于存储器单元可以存储的数据状态的每个的阈值电压值的良好定义的分布中。这对多状态器件特别正确，随着器件尺寸缩小和分配给增加数量的状态的电压窗变得更小，情况甚至变得更严重。从而，存在改进用于在写操作期间提供更紧凑的状态分布的技术的当前需求。

发明内容

根据第一组方面，给出了操作非易失性存储器阵列的方法。该阵列包括一个或多个擦除块，每个擦除块具有沿着位线和字线形成的多个存储器单元。该方法包括：对一个或多个所选的擦除块的存储器单元进行擦除操作，其中该擦除操作包括进行加应力阶段和擦除阶段。该加应力阶段包括将电压电平的样式施加到与所选擦除块对应的位线，其中该样式包括对应的位线中的至少一对相邻位线之间的电压差，以及在向位线施加电压电平的样式时，向与所选擦除块对应的字线中的一条或多条字线施加正电压的脉冲。该擦除阶段包括偏压所选擦除块以引起其存储器单元的擦除。

根据本发明的另一组方面，给出了操作非易失性存储器阵列的方法。该阵列包括一个或多个擦除块，每个擦除块具有沿着位线和字线形成的多个存储器单元并且具有NAND型架构，在该架构中多个存储器单元串联在第一和第二选择栅极之间。该方法包括对一个或多个所选擦除块的存储器单元进行擦除操作，其中该擦除操作包括进行加应力阶段和擦除阶段。作为加应力阶段的部分，向与所选擦除块对应的字线中的一个或多个不相邻的字线的第一子集施加第一高电压脉冲，该第一子集包括对应于不与选择栅极相邻的存储器单元的至少一条字线；以及在向第一子集的字线施加高电压脉冲时，将与所选擦除块对应的字线中的其他字线设置到低电压电平。该擦除阶段包括对所选擦除块偏压以引起其存储器单元的擦除。

在另一些方面中，给出了向非易失性存储器写数据的方法。该方法包括对沿着所选字线形成的所选的多个存储器单元进行编程和验证阶段的交替的序列。该验证阶段包括进行验证操作，该验证操作响应于成功验证为被编程到对应的目标状态而单独锁定不进一步编程所选存储器单元。该编程阶段包括向所选字线施加第一和第二编程脉冲而没有中间的验证操作，其中，与所选字线相邻的未选字线在第一编程脉冲期间被设置到第一电压，并且在第二编程脉冲期间被设置到第二电压，其中第一和第二电压是不同的正电压。

本发明的各个方面、优点、特征和实施例被包括在其示例例子的以下描述中，该描述应该结合附图考虑。在此引用的所有专利、专利申请、论文、其他出版物、文献和事物为了所有目的通过全部引用被合并于此。就在任意所并入的出版物、文献或事物与本申请之间的术语的定义或使用中的任何不一致或者冲突而言，应以本申请中的为准。

附图说明

图1示出预调节可以如何改进存储器耐用性。

图2A是对于双脉冲预调节的示例合成波形。

图2B和2C给出当使用图2A的波形时施加到阵列的一些示例偏压值的例示。

图3A例示可以用在在位线方向上施加应力的实施例中的合成波形。

图3B是当使用图3A的波形时施加到阵列的一些示例偏压值的例示。

图4示出在写操作期间使用双脉冲编程波形的编程波形的例子。

图5A和5B例示在擦除操作、包括可选的温和擦除期间使用预调节的一些示例序列。

具体实施方式