[发明专利]功率半导体装置

说明书

技术领域

本发明涉及功率半导体装置领域。它涉及如权利要求1的前序部分所述的具有不同导电类型的层的功率半导体装置。

背景技术

图1示出具有平面栅电极的现有技术IGBT。该IGBT是具有设置在发射极侧11上的发射电极2与相对发射极侧11设置的集电极侧15上的集电极25之间的四层结构的装置。(n-)掺杂漂移层6设置在发射极侧11与集电极侧15之间。P掺杂平面基极层405设置在漂移层6与发射电极2之间，该平面基极层405与发射电极2直接电接触。平面n-掺杂源区505设置在发射极侧11上嵌入平面基极层405中，并且接触发射电极2。

平面栅电极305设置在发射极侧11的顶部。平面栅电极305通过平面绝缘层306与平面基极层405、平面源区505和漂移层6电绝缘。存在设置于平面栅电极305与发射电极2之间的另一个绝缘层309。

术语“平面”或“沟槽”基极层和“平面”或“沟槽”源区用于对不同装置类型的层加以区分，而不是意味着任何特殊设计或者任何进一步技术含意。

这种平面MOS单元设计在应用于BiMOS类型开关概念时呈现许多缺点。该装置因多种效应而具有高通态损耗。平面设计提供横向MOS沟道，其遭受单元附近的电荷散布（spread）(又称作JFET效应)。因此，平面单元显现低载流子增强。此外，由于横向沟道设计，平面设计还因从MOS沟道的不良电子散布而遭受空穴排放效应(PNP效应)。这些单元之间的区为PiN二极管部分提供强电荷增强。但是，这种PiN效应在具有低单元封装密度(某个面积中少量的单元)的高电压装置中只能呈现正面影响。为了实现降低的沟道电阻，以较小单元封装密度来制作平面装置，并且这只能采用窄间距(两个单元之间的距离)来补偿，由此降低PiN效应。

与阻塞能力有关，平面设计因这些单元处以及这些单元之间的低峰值场而提供良好阻塞能力。

平面设计能够在栅电极下面具有大MOS积聚区并且具有大关联电容。然而，该装置因在这些单元之间施加场氧化物类型层以用于密勒电容降低而呈现良好可控性。因此，对于平面设计能够实现良好可控性和低开关损耗。

此外，对于所需短路电流能够易于调整平面设计中的单元密度。

因此，考虑上述所有效应，现有技术平面单元对场氧化物层应用极窄单元和宽间距。

作为对平面设计的代替，引入了如图2所示的沟槽MOS单元设计，其中沟槽栅电极300通过沟槽绝缘层301与沟槽基极层400、沟槽源区500和漂移层6电绝缘。沟槽栅电极300设置在与沟槽基极层400相同的平面中并且在其侧部，并且比沟槽基极层400更深地延伸到漂移层6中。

通过这类沟槽栅电极设计，通态损耗较低，这是因为该沟槽设计提供垂直MOS沟道，这提供电子沿垂直方向的增强注入，并且没有遭受单元附近的电荷散布(所谓的JFET效应)的缺陷。因此，沟槽单元对于较低损耗呈现极大改进的载流子增强。由于垂直沟道设计，该沟槽还因从MOS沟道的改进电子散布而提供较小空穴排放效应(PNP效应)。在沟槽底部，存在为PIN二极管部分提供强电荷增强的积聚层。因此，宽和/或深沟槽呈现最佳性能。该沟槽设计对于降低的沟道电阻提供大单元封装密度。但是，该沟槽设计因高峰值电场而在沟槽的底部角落附近遭受较低阻塞能力。该沟槽设计具有大的MOS积聚区和关联电容，其中难以在沟槽中施加场氧化物类型层以用于密勒电容降低。因此，该装置引起差可控性和高开关损耗。此外，沟槽设计中的高单元密度将引起高短路电流。

在“Trench emitter IGBT with lateral and vertical MOS channels”(Proc. 23^rd Internat. Conf. on Microelectronics (MIEL 2002), 163-166)中，描述了一种IGBT，该IGBT在一个装置中包括沟槽栅电极和平面栅电极。但是，由于平面栅极设计和沟槽栅极设计的全面应用，即，在沟槽栅电极以及在平面栅电极处在发射电极与漂移层之间可形成沟道，所以平面栅极设计和沟槽栅极设计的缺点仍然存在于组合设计装置中。

发明内容

本发明的一个目的是提供一种具有降低的通态损耗、改进的阻塞能力、低空穴排放和良好可控性的功率半导体装置。

该问题通过具有权利要求1的特征的半导体装置得到解决。

本发明功率半导体装置具有不同导电类型的层，这些层设置在发射极侧上的发射电极与相对发射极侧设置的集电极侧上的集电极之间。这些层包括：