[发明专利]用于周期性信号的输入/输出接口

说明书

相关申请的交叉引用

本专利申请要求于2012年5月28日提交美国专利申请12/790,744的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及电子电路，并且更具体地，涉及用于周期性信号的输入/输出接口电路。

背景技术

图1图示了集成电路上的现有技术的接口电路100的示例。接口单元100包括缓冲器电路102、锁相环103、包含7个计数器电路的电路106、复用器电路111-116、单端缓冲器电路121-127、差分缓冲器电路131-132、以及外部引脚101和141-146。

缓冲器电路102缓冲从引脚101接收到的输入时钟信号CLKIN以在锁相环(PPL)电路103的输入处生成基准时钟信号CLKREF。PPL 103响应于基准时钟信号CLKREF使用压控振荡器(VCO)104来生成输出时钟信号CLKOUT。电路106中的计数器电路对输出时钟信号CLKOUT的频率进行划分，以生成6个分频时钟信号CLK0-CLK5。复用器电路111-116分别被配置成向缓冲器电路121-126提供时钟信号CLK0-CLK5。在反馈模式中，6个分频时钟信号CLK0-CLK5中的一个是时钟信号CLKX的源。CLKX被传送到电路106中的计数器电路，该计数器电路对时钟信号CLKX的频率进行复用以生成用于PLL电路103的反馈时钟信号CLKFB。CLKFB的频率与时钟信号CLKIN和信号时钟信号CLFREF的频率相同。

当在称为零延迟缓冲器模式的操作模式中启用缓冲器电路123和127时，缓冲器电路127对缓冲器电路123的输出时钟信号进行缓冲，以生成提供到电路106中的计数器电路中的一个的缓冲的时钟信号CLKX。计数器电路对时钟信号CLKX的频率进行复用，以生成提供到PLL 103的输入的频率复用反馈时钟信号CLKFB。PLL103比较CLKREF和CLKFB的相位和频率，以生成时钟信号CLKOUT。

当在称为单端外部反馈模式的操作模式中启用缓冲器电路121-122和127而禁用缓冲器电路123时，缓冲器电路121-122分别对复用器111-112的输出时钟信号进行缓冲，以在引脚141-142处生成单端时钟信号。通过外部导体(未示出)向引脚143传送这些单端时钟信号中的一个。缓冲器电路127对在引脚143处接收到的时钟信号进行缓冲，以生成提供到生成反馈时钟信号CLKFB的电路106中的计数器电路的经缓冲的时钟信号CLKX。

当在称为差分外部反馈模式中启用差分缓冲器电路131-132而禁用缓冲器电路121-124和127时，差分缓冲器电路131对复用器111的输出时钟信号进行缓冲以在引脚141-142处生成差分时钟信号。通过外部导体(未示出)向引脚143-144传送差分时钟信号。差分缓冲器电路132对在引脚143-144处接收到的差分时钟信号进行缓冲以生成经缓冲的单端时钟信号CLKX。CLKX被提供到生成反馈时钟信号CLKFB的电路106中的计数器电路。

发明内容

根据一些实施例，第一周期性信号生成电路生成第一周期性输出信号。第二周期性信号生成电路生成第二周期性输出信号。第一复用器电路接收第一周期性输出信号和第二周期性输出信号。耦合到外部引脚的接口电路基于由第一复用器电路选择的周期性信号来生成第三周期性输出信号。第二复用器电路在输入处接收第三周期性信号。提供到第一周期性信号生成电路的第一周期性反馈信号基于由第二复用器电路选择的信号。第三复用器电路在输入处接收第三周期性输出信号。提供到第二周期性信号生成电路的第二周期性反馈信号基于由第三复用器电路选择的信号。

在考虑了下面的具体实施方式和附图之后，本发明的各种目的、特征和优点将变得明显。

附图说明

图1图示了集成电路上的现有技术的接口电路的示例。

图2A图示了根据本发明的一个实施例的集成电路上的6引脚输入/输出接口电路。

图2B图示了根据本发明的其它一些实施例的可以用于单端外部反馈模式的图2A的输入/输出接口电路的替代配置。

图2C图示了根据本发明的一些实施例的可以用于其它单端外部反馈模式的图2A的输入/输出接口电路的替代配置。

图2D图示了根据本发明的一些实施例的可以用于差分外部反馈模式的图2A的输入/输出接口电路的其它一些替代配置。

图3A图示了根据本发明的其它一些实施例的在集成电路上的4引脚输入/输出接口电路。