[发明专利]用以使由于纠错而引起的老化相关的性能退化最小化的NAND存储器控制器中的动态缓冲管理

说明书

技术领域

本发明涉及一种供NAND存储器控制器使用的缓冲机制，并且更具体地，其中，缓冲电路的使用用于使随着NAND存储器老化而由纠错开销（overhead）引起的NAND存储器的性能退化最小化。

背景技术

NAND存储器集成电路芯片在本领域中是众所周知的。在NAND存储器芯片中，该存储器的特征在于许多存储块，其中每个块包含许多页面。每个块中的存储总量是最小可擦除单元。此外，每个页面包含许多存储器存储单元（memory cells）。过去，存储器存储单元已存储一位（single bit），即所谓的SLC（单层存储单元）。然而，最近，NAND存储器集成电路芯片的制造商已在每个存储器存储单元中存储多位，即所谓的MLC（多层存储单元）。无论存储器存储单元是SLC还是MLC，存储在每个存储单元中的电荷都可能退化。为了恢复“被损坏”或退化数据，数据位伴随有ECC（检错和纠错）位。这些ECC位还被存储在NAND芯片的伴随的存储器存储单元中，并用来检查数据存储单元中的错误且使用众所周知的算法来对其进行纠正，诸如里德-所罗门和BCH算法。

ECC位存在的问题是随着NAND存储器芯片老化，错误位的数目将增加。然而，此增加非线性地影响性能。因此，如果1KB的数据位被读取，并且NAND存储器芯片是“新的”且相对无错误，则检查和纠正输出数据位所需的时间可能仅为大约0.5 微秒（usec）。然而，随着NAND存储器芯片老化，并且发生更多的错误位，则同样的1KB的数据位可能要求10 微秒以进行检查、纠正并从NAND存储器芯片输出。从系统设计师的观点出发，性能的不可预测性是关注的领域。因此，期望的是甚至随着NAND存储器芯片老化且错误位的数目增加，读取相同量的数据（包括所需的任何检查和纠正）的性能或所需的时间总量也不退化。

参考图1，示出了现有技术的输出缓冲电路10。NAND存储器12提供数据输出。数据位和伴随的ECC位被供应给第一多路复用器14。从那里，数据被供应给第一缓冲器16或第二缓冲器18。从第一缓冲器16或第二缓冲器18，数据被作为缓冲电路10的输出供应给第二MUX 20。缓冲电路10称为乒乓电路。在操作中，电路10如下运行。在第一时钟周期T1中，使来自NAND存储器12的数据通过MUX 14并存储在缓冲器16中。如果需要的话，由ECC检查和纠正电路（未示出）来检查和纠正缓冲器16中的数据。在第二时钟周期T2中，使来自NAND存储器12的数据通过MUX 14并存储在缓冲器18中，并且如果需要的话由ECC检查和纠正电路（未示出）来检查和纠正缓冲器18中的数据，同时使来自缓冲器16的数据作为缓冲电路10的输出而通过MUX 20。在第三时钟周期T3中，使来自NAND存储器12的数据通过MUX 14并存储在缓冲器16中，并且如果需要的话由ECC检查和纠正电路（未示出）来检查和纠正缓冲器16中的数据，同时使来自缓冲器18的数据作为缓冲电路10的输出而通过MUX 20。

根据前述内容，可以看到现有技术的缓冲电路10甚至随着ECC随时间推移而退化也保持性能的一致性，只要能够在一个时钟周期内执行检错和纠错即可。然而，随着更多的NAND存储器芯片使用MLC存储器存储单元，并且随着关联纠错位的数目增加，此假设并不是真实的。因此，需要甚至随着ECC随时间推移而退化也保持用于NAND存储器芯片的性能一致性。

发明内容

用于非易失性存储器的输出缓冲电路存储多个数据位和与所述多个数据位相关联的多个纠错检错（“ECC”）位。输出缓冲电路包括用于接收所述多个数据位和所述多个ECC位以确定是否需要对所述多个数据位进行纠正的检错电路。所述检错电路将所述多个数据位供应为其输出，并且生成纠正信号。纠错电路接收所述多个数据位和所述多个ECC位，并响应于该纠正信号而生成多个已纠正数据位。输出缓冲电路还具有三个或更多存储电路，其中每个存储电路具有输入/输出端口。总线连接到每个存储电路并相互连接，并在每个存储电路之间和非易失性存储器与存储电路之间供应数据位，并且供应数据位作为输出缓冲电路的输出。开关电路与每个存储电路相关联以便接收所述多个数据位；或者多个已修正数据位并将其供应给关联存储电路的输入/输出端口，并且将其作为存储位存储在存储电路中，并且将存储位供应为存储电路的输出。

附图说明

图1是现有技术的输出缓冲电路的方框图。

图2是本发明的输出缓冲电路的第一实施例的方框图。