[发明专利]A/D转换器、A/D转换方法、固态成像元件和相机系统

说明书

技术领域

本发明涉及能够应用于CMOS图像传感器等的固态成像元件等的A/D转换器、A/D转换方法、固态成像元件和相机系统。

背景技术

提出CMOS图像传感器，其具有作为以二维对准的多个像素提供的像素阵列部分，对每个像素列顺序地读出从像素阵列部分的每个像素读取的像素信号，关于每个列信号进行CDS处理等，并转换和输出图像信号。

列并行输出型CMOS图像传感器是占主导地位的，该传感器有对每个像素具有浮动扩散（FD）层的FD放大器并且，其中，通过从像素阵列当中选择一行并同时在列方向上读出所选择的行来进行该传感器的输出。

这是因为并行处理是有利的，因为在布置在像素中的FD放大器中难以获得足够的驱动能力并且因此需要降低数据速率。

关于列并行输出型CMOS图像传感器的像素信号读出（输出）电路，事实上，已经提出各种版本。

最先进的一个版本是对每个列提供模数转换器（以下缩写为ADC）并且将像素信号输出为数字信号的类型。

安装有这样的列并行型ADC的CMOS图像传感器例如是JP-A-2005-278135所公开的和W.Yang等人于1999年2月发表在ISSCCDigest of Technical Papers，pp.304-304的“An Integrated 800x600 CMOS ImageSystem”。

图1是图示安装有列并行ADC的固态成像元件（CMOS图像传感器）的配置示例的框图。

如图1所示，固态成像元件1具有像素部分2、垂直扫描电路3、水平传输扫描电路4和从一组ADC形成的列处理电路组5。

另外，固态成像元件1具有数模转换器（以下缩写为DAC）6和放大器电路（S/A）7。

由单元像素21配置像素部分2，该单元像素2包括光电二极管（光电转换元件）和像素内放大器，其以矩阵形状（列行形状）布置。

在列处理电路组5中，形成每个列的ADC的多个列处理电路51是列并行的。

列处理电路（ADC）51的每个具有将基准信号RAMP（Vslop）与经由垂直信号线从每个行的像素获得的模拟信号比较的比较器51-1，该基准信号RAMP（Vslop）是斜坡波形（RAMP），其将使用DAC 6产生的基准信号改变为阶梯形状（stepwise shape）。

此外，列处理电路51中的每个计数比较器51-1的比较时间并具有保持计数结果的计数器锁存51-2。

列处理电路51具有n位数字信号转换功能并对每个垂直信号线（列线）8-1到8-n布置，以便于配置列并行ADC块。

计数器锁存51-2的每个的输出例如连接到具有k位宽度的水平传输线9。

另外，对应于水平传输线9布置k放大器电路7。

图2是图示图1的电路的时序图的示图。

在每个列处理电路（ADC）51中，由对每个列布置的比较器51-1将从垂直信号线8读出的模拟信号（电势Vs1）与例如改变为阶梯形状的基准信号RAMP（Vslop）比较。

此时，模拟电势Vs1和基准信号RAMP（Vslop）的电平交叉，并且直到反转比较器51-1的输出之前，使用标准时钟CK由计数器锁存51-2进行计数。根据此，垂直信号线8的电势（模拟信号）转换为数字信号（AD转换）。此时，配置计数器为全位纹波计数器。

对一个读出进行两次AD转换。

在第一次，单元像素21的复位电平（P相位）被读出到垂直信号线8（-1到-n）并且进行AD转换。

在每个像素的复位电平P相位中包括变化。

在第二次，由每个单元像素21光电地转换的信号被读出（D相位）到垂直信号线8（-1到-n）并且进行AD转换。

因为在每个像素的D相位中也存在变化，通过进行（D相位电平-P相位电平），可以实现相关二重采样（CDS）。

转换为数字信号的信号记录在计数器锁存51-2中，依次通过水平（列）传输扫描电路4经由水平传输线依次读出到放大器电路7，并最终输出。

以此方式，进行列并行输出处理。如上所述，在进行普通列并行读出的电压斜坡方法的固态成像元件中，决定AD分辨率的标准时钟CK输入到对全部列行布置的纹波计数器，并且对每个列进行计数操作。

但是，存在如下担忧，由于低级位计数器和高级位计数器之间的数据改变点定时，生成位不一致性（或更具体地称为亚稳性）。

其结果是，存在进行错误计数的可能性。