[发明专利]电荷注入感测放大器电路

说明书

相关申请的交叉引用

本申请要求于2011年7月18日提交的美国实用新型申请No.13/184,836的优先权以及于2010年7月16日提交的美国临时申请No.61/365,241的权益。通过整体引用的方式将以上申请的公开内容合并如本文。

技术领域

本公开内容涉及半导体锁存器，尤其涉及电荷注入感测放大器逻辑。

背景技术

这里为了总体上给出本公开内容的背景的目的而提供了背景技术描述。至于在此背景技术部分中所描述的工作以及在提交时可能无法被视为现有技术的描述方面，当前署名的发明人的工作既未明确也未隐含地被认可作为相对于本公开内容的现有技术。

现在参考图1A，给出了同步逻辑的高层功能框图。逻辑100接收一个或多个输入。逻辑100可以包括组合逻辑，诸如逻辑门的排列。逻辑100可以具有一个或多个输出，其中一个输出被示出为由触发器104所接收。基于所接收的时钟信号CK，触发器104对来自逻辑100的输出的值进行锁存。该锁存值随后在触发器104的输出呈现。

当逻辑100具有多于一个的输出时，可以使用包括触发器104在内的多个触发器。在流水线系统中，在流水线的每个级之间可以存在一个或多个触发器。在这样的示例中，图1A可以表示流水线的一个级，其中到逻辑100的输入从之前的级的触发器接收，并且触发器104的输出被提供至流水线的随后级中的逻辑。

现在参考图1B，给出了组合逻辑的电路图。例如，图1B的组件可以包括在图1A的逻辑100中。金属氧化物半导体场效应晶体管(MOSFET)110包括接收输入A1的栅极。MOSFET 114包括接收输入信号A2的栅极。输入信号A1还被MOSFET 118的栅极所接收，而输入信号A2还被MOSFET 122的栅极所接收。

MOSFET 118和122的源极连接至电源V_DD。MOSFET 110和114串联连接，MOSFET 114的源极连接至接地电势，并且MOSFET 110的漏极连接至MOSFET 118和122的源极。MOSFET 110的漏极被提供作为输出，标记为D。输出D是输入A1和A2的逻辑NAND(与非)。MOSFET 110和114是N沟道MOSFET，而MOSFET 118和122是P沟道MOSFET。

现在参考图2A，给出了主从触发器的功能示意图。仅作为示例，图2A的触发器可以被用作图1A的触发器104。图2A和2B是使用静态逻辑原理的触发器的示例。逻辑信号D在MOSFET 140和MOSFET 144的第一端子被接收。MOSFET 140和144的第二端子连接至反相器148的输入。反相器148的输入连接至反相器152的输入。反相器152的输出连接至反相器148的输入。触发器的主部分156包括MOSFET 140和144以及反相器148和152。

触发器的从部分160在MOSFET 164和168的第一端子接收反相器148的输出。MOSFET 164和168的第二端子连接至反相器172的输入。反相器172的输出连接至反相器176的输入。反相器176的输出连接至反相器172的输入。反相器172的输出从触发器输出，并且根据惯例而被标记为Q。时钟信号CK被MOSFET 144和164的栅极所接收。反相器180将时钟信号CK的反转形式提供至MOSFET 140和168的栅极。

MOSFET 140和164是N沟道MOSFET，而MOSFET 144和168是P沟道MOSFET。共同地，MOSFET 140和144形成由时钟信号CK所控制的通过门(pass gate)。类似地，MOSFET 164和168也形成通过门。当时钟信号CK为低时，输入信号D通过MOSFET 140和144所形成的通过门并且被反相器148和152缓存并反转。

当时钟信号变换为高时，MOSFET 164和168所形成的通过门将主部分156的输出连接至反相器172和176。与此同时，MOSFET 140和144所形成的通过门开始阻止信号D以使得信号D的变化不在主部分156的输出上反映。反相器172的输出Q因此保留了在时钟CK的之前的上升沿处所捕捉的D的值。当时钟信号CK下降时，MOSFET164和168所形成的通过门阻止来自主部分156的输出的信号，并且Q的值因此得以保持直至时钟信号CK再次上升。