[发明专利]用于奖赏调节的锋电位时序依赖可塑性的方法和系统

权利要求书

1.一种神经电子电路，包括：

多个神经元电路和突触，其中，每个所述突触连接一对所述神经元电路；以及

第一存储器，其存储所述突触的权重，第二存储器，其存储相同的权重，以及第三存储器，其包括用于每个所述突触的一个元件，其中

如果一对神经元电路进行锋电位发放，则在所述第二存储器中更新连接那对神经元电路的突触的权重并且所述第三存储器的与那个突触相关联的元件被从第一逻辑状态转换到第二逻辑状态，

所述第三存储器的所有处于所述第二逻辑状态的元件以定义的频率以一定几率转换到所述第一逻辑状态，

当奖赏出现时，如果所述元件处于所述第二逻辑状态，则将突触的更新后的权重从所述第二存储器复制到所述第一存储器；以及

如果所述元件处于所述第一逻辑状态，则将突触的权重从所述第一存储器复制到所述第二存储器以重写所述更新后的权重。

2.根据权利要求1所述的电子电路，其中，以所述定义的频率来施加阈值脉冲，从而使得所述第三存储器的所述元件以所述几率从所述第二逻辑状态转换到所述第一逻辑状态。

3.根据权利要求1所述的电子电路，其中，所述第三存储器的所有处于所述第二逻辑状态的元件以所述定义的频率被读取，并且与随机比特序列进行逻辑“与”。

4.根据权利要求1所述的电子电路，其中，所述第三存储器包括旋转力矩转移随机存取存储器（STT-RAM）。

5.根据权利要求1所述的电子电路，其中，所述第三存储器包括动态随机存取存储器（DRAM）。

6.根据权利要求1所述的电子电路，其中，所述定义的频率等于1Hz并且所述几率等于二分之一。

7.根据权利要求1所述的电子电路，其中，所述第三存储器的每个所述元件包括用于存储一比特信息的一个N沟道金属氧化物半导体（NMOS）晶体管。

8.根据权利要求1所述的电子电路，其中，所述第一逻辑状态包括逻辑“0”状态，并且所述第二逻辑状态包括逻辑“1”状态。

9.一种用于实现神经系统的方法，所述神经系统具有多个神经元电路和突触，其中，每个所述突触连接一对所述神经元电路，该方法包括：

将所述突触的权重存储在所述神经系统的第一存储器和第二存储器中，其中，所述神经系统的第三存储器包括用于每个所述突触的一个元件；

如果一对神经元电路进行锋电位发放，则在所述第二存储器中更新连接那对神经元电路的突触的权重，并且将所述第三存储器的与那个突触相关联的元件从第一逻辑状态转换到第二逻辑状态；

将所述第三存储器的所有处于所述第二逻辑状态的元件以定义的频率以一定几率转换到所述第一逻辑状态；

当奖赏出现时，如果所述元件处于所述第二逻辑状态，则将突触的更新后的权重从所述第二存储器复制到所述第一存储器；以及

如果所述元件处于所述第一逻辑状态，则将突触的权重从所述第一存储器复制到所述第二存储器以重写所述更新后的权重。

10.根据权利要求9所述的方法，还包括：

以所述定义的频率将阈值脉冲施加于所述神经系统，从而使得所述元件以所述几率从所述第二逻辑状态转换到所述第一逻辑状态。

11.根据权利要求9所述的方法，还包括：

以所述定义的频率读取所述第三存储器的所有处于所述第二逻辑状态的元件；以及

在所读取的元件和随机比特序列之间执行逻辑操作。

12.根据权利要求9所述的方法，其中，所述第三存储器包括旋转力矩转移随机存取存储器（STT-RAM）。

13.根据权利要求9所述的方法，其中，所述第三存储器包括动态随机存取存储器（DRAM）。

14.根据权利要求9所述的方法，其中，所述定义的频率等于1Hz并且所述几率等于二分之一。

15.根据权利要求9所述的方法，其中，所述第三存储器的每个所述元件包括用于存储一比特信息的一个N沟道金属氧化物半导体（NMOS）晶体管。

16.根据权利要求9所述的方法，其中，所述第一逻辑状态包括逻辑“0”状态，并且所述第二逻辑状态包括逻辑“1”状态。