[发明专利]采样器电路

说明书

本申请要求2010年9月30日提交的题为“Reference Clock Sampler Circuit for Digital PLL（用于数字锁相环的参考时钟采样器电路）”、序列号为No.61/388,302的美国临时专利申请以及2011年8月4日提交的题为“Reference Clock Sampler Circuit for Digital PLL（用于数字锁相环的参考时钟采样器电路）”的美国实用新型专利申请的优先权，这些文献的公开内容通过引用全部合并于此。转让给该申请的受让人并且与此同时提交的共同待决的题为“Reference Clock Sampling Digital PLL（参考时钟采样数字锁相环）”、序列号为No.＿的美国专利申请通过引用全部合并于此。

技术领域

本发明总体上涉及采样电路，并且尤其是涉及一种基本上消除了亚稳定性的钟控反相器采样器电路。

背景技术

采样器电路是通过快速地对施加的信号进行量化或采样并且将样本处理成代表采样的信号的一个或多个特征而确定该信号的状态的电路。在一些应用中，采样器电路可以仅仅需要用来确定施加的信号的特定特征，例如诸如数字时钟信号之类的周期信号的状态转变的定时。

锁相环（PLL）是一种公知的用于导出稳定（有时可变或可调整）的高频输出信号的电路。PLL广泛用于通信电路，例如以便产生用于调制和解调无线电通信信号的载波和本地振荡器频率信号。PLL将分频的射频（RF）信号与参考时钟进行比较以实现锁相，从而稳定化未分频的RF输出的频率。图11绘出了常规模拟PLL的功能框图。相位频率检测器（PFD）12将来自诸如晶体振荡器之类的精密源14的参考时钟的相位与来自分频器16的反馈信号进行比较。分频器16将RF输出信号向下分频至PLL操作频率。PFD12将参考时钟与分频的RF信号之间的相位差转换成控制电压电平输出。PDF12输出由滤波器18进行低通滤波，并且控制电压被输入到响应于控制电压电平而改变RF输出信号的频率的压控振荡器（VCO）19。

近来，数字PLL架构已经演变，其中以量化的方式测量相位差并且将其转换成用于数字控制振荡器（DCO）的数字控制代码。数字相位检测器测量相位差。现有技术的数字相位检测器由于采样时钟与采样的参考时钟之间的异步关系的原因而易受亚稳定性问题的影响。此外，已知的数字相位检测器不是非常灵敏，并且它们由于再生增益的原因而遭受迟滞和死区/死时间。

发明内容

依照本文描述的和要求保护的一个或多个实施例，一种采样器电路包括多个串联连接的采样器单元（cell）和检测器电路。每个接续级包括并行的数量为前一级两倍的采样器单元，并且在前一级的采样频率的一半处加以钟控。每个采样器单元包括串联连接的钟控反相器的两个并行分支。钟控反相器操作以在施加的采样时钟的一个阶段期间对施加的信号反相，并且在另一个采样时钟阶段期间得到高阻抗输出。接续的钟控反相器利用采样时钟的相对（即正/负）版本进行钟控。在该布置中，每个钟控反相器作为具有增益的采样和保持电路而操作，其中保持电容器为下一个反相器的输入电容。钟控反相器也可以被认为是具有反相输出的透明锁存器，由其可以构造功能触发器。检测器电路检查采样器单元的最后级的输出，并且可以例如包括OR（或）功能以便检测施加的输入信号中的状态转变。采样器电路表现出对于亚稳定性的免疫力和低功耗。采样器电路可以通过使用作为采样时钟的数字控制振荡器对数字锁相环的参考时钟采样而找到特定的效用。

一个实施例涉及一种采样器电路，其操作来检测施加到该采样器电路的输入信号的一个或多个转变边沿。该采样器电路包括信号输入、采样时钟输入以及采样器单元的一个或多个串联连接的级。每个采样器单元包括串联连接的钟控反相器的两个并行分支。每个钟控反相器操作以在采样时钟的一个阶段期间输出施加到钟控反相器的输入的反相表示，并且进一步操作以在采样时钟的另一个阶段期间在其输出处得到高阻抗。每个分支中的钟控反相器通过采样时钟和反相采样时钟交替地进行钟控。每个采样器单元操作以在由采样时钟确定的频率处对施加到采样器单元的输入的信号采样，并且在采样时钟频率的一半处输出两个并行样本流，每个流中的样本从输入信号解复用。所述采样器电路也包括检测器电路，该检测器电路操作来根据采样器单元的串联连接的级中的最后采样器单元的输出来检测施加到采样器单元输入的信号的一个或多个转变边沿。