[发明专利]带有可配置功率状态的动态RAM PHY接口

权利要求书

1.一种控制存储装置的物理存储接口的方法，所述方法包括：

存储第一功率上下文和第二功率上下文；

提供多个可调延迟元件，所述可调延迟元件被配置来提供定时延迟以从所述存储装置读取数据和将数据写入所述存储装置，每个可调延迟元件具有响应于所述第一功率上下文和所述第二功率上下文中的一个所选功率上下文的延迟时间；

接收功率上下文改变请求；以及

基于所述功率上下文改变请求选择所述第一功率上下文和所述第二功率上下文中的一个功率上下文。

2.如权利要求1所述的方法，其进一步包括生成自刷新输出，所述自刷新输出被配置来选择与所述存储装置相关的自刷新模式，然后才选择所述第一功率上下文和所述第二功率上下文中的一个功率上下文。

3.如权利要求1所述的方法，其进一步包括：

提供第一组寄存器，所述寄存器被配置来存储所述第一功率上下文；

提供第二组寄存器，所述寄存器被配置来存储所述第二功率上下文；以及

响应于所述功率上下文改变请求而选择所述第一组寄存器和所述第二组寄存器中的一组寄存器。

4.如权利要求1所述的方法，其进一步包括：

响应于所述功率上下文改变请求而调整所述物理接口的至少一个驱动器的可选驱动强度。

5.如权利要求1所述的方法，其进一步包括：

响应于所述功率上下文改变请求而调整所述物理接口的至少一个接收器的可选终端阻抗。

6.如权利要求1所述的方法，其进一步包括经由第一存储器训练阶段生成所述第一功率上下文以及经由第二存储器训练阶段生成所述第二功率上下文。

7.如权利要求1所述的方法，其进一步包括在从高级配置和电源接口(ACPI)S3功率状态恢复时还原所述第一功率上下文和所述第二功率上下文中的至少一个功率上下文。

8.如权利要求1所述的方法，其进一步包括从南桥上的存储位置检索所述第一功率上下文和所述第二功率上下文。

9.如权利要求1所述的方法，其进一步包括从北桥上的存储位置检索所述第一功率上下文和所述第二功率上下文。

10.一种存储装置的物理存储接口，所述物理存储接口包括：

多个寄存器，所述寄存器被配置来接收第一功率上下文和第二功率上下文；

选择电路，所述选择电路被配置来选择所述第一功率上下文和所述第二功率上下文中的一个功率上下文；以及

多个可调延迟元件，所述可调延迟元件被配置来提供定时延迟以从所述存储装置读取数据和将数据写入所述存储装置，每个可调延迟元件具有响应于所述第一功率上下文和所述第二功率上下文中的一个所选功率上下文的延迟时间。

11.如权利要求10所述的物理存储接口，其中所述选择电路从存储位置检索所述第一功率上下文和第二功率上下文中的一个所选功率上下文。

12.如权利要求10所述的物理存储接口，其进一步包括：

第一组寄存器，所述寄存器被配置来存储所述第一功率上下文；以及

第二组寄存器，所述寄存器被配置来存储所述第二功率上下文，其中所述选择电路被配置来在所述第一组寄存器与所述第二组寄存器之间进行选择。

13.如权利要求10所述的物理存储接口，其进一步包括多个驱动器，每个驱动器具有响应于所述第一功率上下文和所述第二功率上下文中的一个所选功率上下文的可选驱动强度。

14.如权利要求10所述的物理存储接口，其进一步包括多个接收器，每个接收器具有响应于所述第一功率上下文和所述第二功率上下文中的一个所选功率上下文的可选终端阻抗。

15.如权利要求10所述的物理存储接口，其中所述第一功率上下文通过第一存储器训练阶段确定，并且所述第二功率上下文通过第二存储器训练阶段确定。

16.如权利要求10所述的物理存储接口，其进一步包括物理存储装置的多个通道的接口。

17.如权利要求10所述的物理存储接口，其中所述物理存储接口位于中央处理单元(CPU)的芯片上。