[发明专利]改进的肖特基整流器

说明书

相关申请

本申请要求在2010年10月21日提交的美国临时申请No.61/405,293和在2011年8月31日提交的美国专利申请No.13/222,249的优先权，它们通过引用被整体并入在此。

背景技术

常规的肖特基整流器作为对于传统PIN二极管的替代品用在高速应用中。它们具有有限的阻断范围，并且它们的主要成功在需要小于大约200V的击穿电压的应用中。它们有限的阻断电压的范围的主要原因是因为在高击穿电压下导通状态正向电压降上的严重增大，这继而是由在漂移区的掺杂浓度上的降低和伴随的在漂移区的深度上的增大而导致的。结果，漂移区的特定导通状态电阻与V_BR^2.5大约成比例，其中，V_BR是击穿电压。在导通状态电阻和击穿电压之间的该超线性关系使得肖特基整流器难以应对用于较高阻断电压的市场。另外，在肖特基接触中存在的高电场导致势垒降低效应，并且因此导致在高阻断电压下的高泄漏电流。

图1和2分别示出常规PIN二极管和常规肖特基整流器。PIN二极管包括被重度掺杂第一导电类型（例如，n+型）掺杂剂的高掺杂半导体衬底110。外延漂移层120形成在衬底110上，并且被更轻度地掺杂第一导电类型（例如，n-型）的掺杂剂。重度掺杂的欧姆接触层130形成在漂移层120上。接触层130被重度地掺杂第二导电类型（例如，p+型）的掺杂剂。阴极电极150形成在衬底110的背侧上，并且阳极金属140形成在欧姆接触层130上方。

在图2中所示的常规肖特基整流器包括被重度地掺杂第一导电类型（例如，n+型）的掺杂剂的高掺杂衬底210。类似于PIN二极管，漂移层220形成在衬底210上，并且被更轻度地掺杂第一导电类型（例如，n-型）的掺杂剂。然后，取代欧姆接触层，在漂移层230上方形成金属层230。肖特基接触形成在金属层230和漂移层220之间的界面处。阴极电极250形成在衬底210的背侧上，并且在金属层230上方形成阳极金属240。

为了降低肖特基接触对于电场的承受能力，已经开发了沟槽MOS势垒肖特基（TMBS）器件。该器件特征在于在其有源区中的多个沟槽MOS单元以降低表面电场，并且建立与泄漏电流的流动相反的横向势垒。结果，显著地降低了截止状态泄漏电流。而且，MOS沟槽也作为场板，并且因此允许在漂移区的掺杂上的略微增大，而不折衷击穿。然而，TMBS器件的导通状态电压降在其中击穿超过300V的高压应用中仍然成问题。这是因为肖特基整流器的单极导通机制不象PIN类型的二极管特有的双极导通那样有效。

发明内容

根据本发明，提供了一种半导体整流器。该整流器包括具有第一导电类型的半导体衬底。在衬底上形成的第一层具有第一导电类型，并且比衬底更轻度地掺杂。具有第二导电类型的第二层形成在衬底上，并且金属层被布置在第二层上方。第二层被轻度掺杂使得在金属层和第二层之间形成肖特基接触。第一电极形成在金属层上方，并且第二电极形成在衬底的背侧上。

根据本发明的另一个方面，提供了一种制造整流器的方法。该方法包括：提供第一导电类型的半导体主体，并且在衬底上形成第一层。第一层具有第一导电类型，并且比衬底更轻度地掺杂。第二层形成在衬底上方。第二层具有第二导电类型。在第二层上方形成金属层。第二层被轻度掺杂使得在金属层和第二层之间形成肖特基接触。第一电极形成在金属层上方，并且第二电极形成在衬底的背侧上。

附图说明

图1和2分别示出常规PIN二极管和常规肖特基整流器。

图3示出根据本发明的原理构造的肖特基二极管的一个实施例。

图4示出（a）常规PIN二极管，（b）常规肖特基整流器，以及（c）根据本发明的肖特基二极管的典型导通状态特性的图。

图5示出（a）常规PIN二极管，（b）常规肖特基整流器，以及（c）根据本发明的肖特基二极管的典型反向恢复特性的示意图。

图6示出基于沟槽MOS势垒肖特基（TMBS）设计的肖特基整流器的一个替代实施例。

图7示出对于在透明区中的不同植入剂量，在图6中所示的器件的模拟的输出特性。

图8示出对于不同的p型植入剂量，在图6中所示的器件的过量少数载流子（过量空穴）分布剖面。

图9是对于图6的器件在截止瞬态时的电流波形的示意图。

图10图示在图6中所示的器件的截止状态阻断特定。

图11和12示出肖特基整流器的替代实施例。

具体实施方式