[发明专利]用于CMOS电路的单光子雪崩二极管

说明书

技术领域

本发明涉及一种单光子雪崩二极管(SPAD)及其制作方法，并且具体地涉及在CMOS制作工艺中制造的SPAD。

背景技术

光电二极管将光转换成电信号，并且形成各式成像和检测器件的基础。光电二极管的共同配置包括在光伏或者光导模式中操作的PIN光电二极管和通常在盖革模式中操作的单光子雪崩二极管(SPAD)。可以使用多个不同技术来实现光电二极管，但是使用如下CMOS制作工艺来形成光电二极管是特别地方便和经济的，该CMOS制作工艺已经演变为用于几乎所有类型的集成电路的可选生产方法。

在以下文献中给出在CMOS制作工艺中形成的PIN光电二极管的一些例子：Ciftcioglu et al，“Integrated Silicon PIN Photodiodes Using Deep N-Well in a Standard 0.18-μm CMOS Technology，”Journal of Lightwave Technology，Vol.27，No.15，1 August 2009。

图1是与Ciftcioglu等人的文献的图1(c)中所示器件对应的已知侧向PIN光电二极管的示意图。在外沿CMOS制作工艺期间，在更重掺杂的P型衬底100上生长轻掺杂的p型外沿层102。在外延层102中形成两个n阱(包含n型掺杂)104、106，并且在表面上沉积阴极108、110和阳极112而在接触之下有高度掺杂的n型和p型区域。在操作期间，照射在n阱104、106与阳极之间的区域的光子创建电荷载流子从而根据操作模式使电流流动或者电压在接触之间增长。

(在本文内，应当参照附图中所示集成电路横截面理解诸如‘(在)……上方’、‘(在)……上’、‘(在)……下面’、‘顶部’、‘底部’、‘水平’和‘竖直’这样的术语。具体而言，水平方向与衬底平行伸展并且竖直方向与衬底垂直和背离伸展而‘向下’向衬底中伸展更深并且‘向上’通向器件的表面或者‘顶部’。因而，在制作工艺期间的外延生长和部件形成将在‘向上’方向上向器件的‘顶部’继续。)

图2是与Ciftcioglu等人的文献的图1(d)中所示器件对应的另一已知侧向PIN二极管的示意图。同样，轻掺杂的p型外延层202覆在更重掺杂的p衬底200上面。在这一器件中，在外延层202中形成‘深n阱’204。在深n阱204上方形成p阱206，并且如前述那样形成n阱208、210以及阴极212、214和阳极216。

深n阱特征是可用于电路设计者的CMOS制作工具包的标准部分并且常规地用来允许改进晶体管隔离并且减少混合信号和RF电路中的衬底噪声耦合。使用离子注入来形成深n阱以在衬底或者外延层中形成n型区域。深n阱的最深部分可以例如在晶片的表面下面2μm的区域。在图2的器件中，深n阱允许减少在深n阱的顶部的耗尽区域的尺寸从而允许增加带宽而减少偏置电压。

现在考虑(在与PIN光电二极管不同的模式中操作的)单光子雪崩二极管SPAD，针对SPAD在击穿上方有效操作的一个要求在于不应有在检测器有源区域的边沿周围的高场局部化。可以通过使用可以通过多种方法制作的‘防护环’来满足这一标准。这样的方法的共同特征是如下结构，该结构将检测器的有源区域的外围击穿电压成功提升至平面或者光敏区域的击穿电压上方。

图3是例如在以下文献中描述的已知SPAD的示意图：Rochas et al，“Single photon detector fabricated in a complementary metal-oxide-semiconductor high-voltage technology，”Review of Scientific Instruments，Vol.74，No.7，2003。在图3中，在衬底300中形成深n阱302，并且创建重掺杂的n型和p型掺杂区域以形成双p+/深n阱/p衬底结。也形成p阱防护环304，并且金属环306位于p+阳极上方而中心间隙近似为7μm。上p+/深n阱结提供其中出现盖革击穿的倍增区域。然而图3中所示器件的一个问题在于在有源结的两侧上的很高掺杂浓度产生高电场，该高电场由于带间隧道传输而造成过量噪声。

已经论证其它防护环构造与SPAD一起工作，诸如浅沟槽隔离(STI)。例如在WO 2008/011617中给出STI防护环的一个例子。STI作为防护环来工作，因为它的介电常数低于硅，从而允许它成功耗散高电场。然而在STI/硅界面的陷阱意味着这样的器件具有高寄生计数率。