[发明专利]包括用于早期远分支预测的影子缓存的单周期多分支预测

说明书

技术领域

本发明总体涉及数字计算机系统，更具体地涉及一种用于选择包括指令序列的指令的系统和方法。

背景技术

改进计算机架构性能是困难的任务。已经通过频率缩放、单指令多数据(SIMD)、超长指令字(VLIW)、多线程和多处理器技术寻求改进。这些方法主要以提高程序执行的吞吐量为目标。这些技术中的许多技术要求软件显式地揭示并行性。与此相反，频率缩放对吞吐量和延时两者进行提高而无需并行性的软件显式注释。近来，频率缩放遭遇功率壁垒，因此通过频率缩放的改进是困难的。因此，除非表达大量的显式软件并行化，否则难以增加吞吐量。

关于单线程程序执行，程序执行由规定程序控制流程的分支指令所控制。程序指令序列当分支指令是有条件的或者分支目标是间接的时是动态的。在这些情况下，对于处理器的提取逻辑而言，对于条件分支发现是否采用分支。这使提取逻辑能够引入如下指令的序列，这些指令紧随分支目标或者紧随分支指令本身。然而问题在于，在提取阶段，分支的条件的结果在分支本身执行之前是未知的。

在尝试克服该问题时，现有技术设计已经实现分支预测逻辑以预测分支的结果。在微处理器的提取阶段，预测的结果使提取逻辑能够预期从何处带来下一指令序列。然而问题仍然存在，因为如果在相同周期中要处理多于一个的条件分支，则提取阶段的逻辑很快变得非常复杂。原因在于该处理需要本质上是顺序的。需要首先处理当前分支以便知道从何处带来下一指令序列。该方面可能引起序列中的下一分支被跳过。因而提取阶段中的处理分支的顺序本质给微处理器的单线程执行速度施加了性能瓶颈。

发明内容

本发明的实施例实现一种使微处理器的提取逻辑的并行化成为可能以在每个单周期中处理多个分支的算法(例如，方法和装置)。该算法还基于也在该单周期内的分支预测而形成最终的指令序列。

在一个实施例中，本发明实现为一种标识预测的执行路径的指令的方法。该方法包括访问包括多个分支指令的多个指令。对于多个分支指令中的每个分支指令，生成相应的第一掩码，该第一掩码代表如果采用所述分支则执行的指令。生成相应的第二掩码，该第二掩码代表如果不采用所述分支则执行的指令。接收预测输出，该预测输出包括对于所述多个分支指令中的每个分支指令的相应的分支预测。对于所述多个分支指令中的每个分支指令，使用所述预测输出以从所述相应的第一掩码和第二掩码之中选择相应的结果掩码。对于每个分支指令，如果预测先前分支越过后续分支而分支，则使所述后续分支的结果掩码无效。对所有结果掩码执行逻辑操作以产生最终掩码。基于所述最终掩码从所述多个指令选择用于执行的指令子集。

前文是概要并且因此必然地包含细节的简化、概括和省略；因而，本领域技术人员将理解该概要仅是说明性的而并非旨在是以任何方式进行限制的。如仅由权利要求所限定的，本发明的其它方面、发明特征和优点将在下文阐述的非限制性的详细描述中变得显而易见。

附图说明

在附图的各图中通过示例而非通过限制来图示本发明，在附图中，相同附图标记指代相同单元。

图1示出由本发明的一个实施例操作的示例性指令序列。

图2示出根据本发明的一个实施例所图示的具有用于每个分支的相应代码段的顺序指令。

图3示出根据本发明的一个实施例的用于标识和提取指令的过程的步骤的概况流程图，这些指令包括具有多个分支的指令序列的执行路径。

图4示出根据本发明的一个实施例的图示用于标识和提取指令的过程的操作的流程图，这些指令包括具有多个分支的指令序列的执行路径。

图5示出根据本发明的一个实施例的远分支缓存和远跳转目标指令缓存。

图6示出根据本发明的一个实施例的示例性微处理器流水线的示图。

具体实施方式

虽然已经结合一个实施例描述本发明，但是本发明并非旨在限于这里阐述的具体形式。恰好相反，它旨在覆盖如可以被合理地包括在如由所附权利要求限定的本发明的范围内的这样的备选、修改和等效物。

在下文的详细描述中，已经阐述许多具体细节(诸如具体方法顺序、结构、单元和连接)。然而将理解，无需利用这些和其它具体细节以实现本发明的实施例。在其它情况下，已经省略或者尚未特别详细地描述公知结构、单元或者连接以避免不必要地使本描述难以理解。