[发明专利]创建场效应晶体管器件中的各向异性扩散结

说明书

技术领域

本发明一般性地涉及半导体器件的制造，并且更具体地涉及创建场效应晶体管(FET)器件中的各向异性扩散结。

背景技术

由于集成电路(IC)上的分立器件之间的间距随着每一个新技术的产生而继续缩小，因此这些器件上的元件(例如晶体管栅极电极和间隔物)以及源极和漏极扩散程度，在横向和垂直的方向上都需要相应地减小尺寸。因此，FET缩放已成为半导体工业中的一个重大的挑战。因为对于掺杂分布的突变和浅度的控制由于不可避免的瞬态增强扩散而受到限制，诸如浅注入和降低的热预算的传统缩放技术随着器件尺寸缩小到纳米(nm)级别(regime)而开始停止作用。用于缓和不能越来越多地创建突变结和浅结的能力的一个众所周知的方法是抑穿通(APT)和晕(halo)注入。这些晕注入保护越来越小的FET沟道区免遭源极和漏极注入的侵占，并且因此有助于减少有害短沟道效应(SCE)。然而，得到的高度掺杂的沟道或袋式(pocket)注入区通过增加结电容和带间隧穿(band-to-band tunneling)而会劣化器件的性能和功耗。

此外，传统的缩放需要同时减小晶体管的横向和垂直方向的尺寸，包括栅极间距、栅极厚度和源极/漏极(S/D)结深度，以维持从一个节点到下一个节点的合理的短沟道控制。然而，在亚90nm技术节点中，其中诸如外延生长的锗硅(eSiGe)和碳化硅(eSiC)的S/D应力诱导元素被并入用于载流子迁移率增强，对S/D结深度进行缩放由于应力损耗而导致器件性能劣化。此外，浅结导致更高的S/D串联电阻，进一步劣化缩放器件的性能。最后，在高性能的绝缘体上硅(SOI)技术中，每个器件的源极和漏极结的某些部分必须足够地侵占隐埋绝缘体(buried insulator)，即一种称作“对接”的状态，以便隔离占据相同的毗邻硅区的相邻器件。由于典型的FET(NFET)结经由自对准的掺杂剂注入和随后的热退火而形成，或者通过自对准的腔蚀刻和随后的通过重地原位掺杂的应变硅合金的填充而形成，因此典型地利用相对大的间隔物和高的晕注入以便防止由深的源极/漏极的横向侵占所引起的短沟道劣化。

美国专利7655523B2(Babcock，J.A.等人的“Advanced CMOS using Super Steep Retrograde Wells”，2010年2月2日)公开了用于形成MOS晶体管中的超陡掺杂分布的方法。该方法包括形成含碳层，该含碳层防止掺杂剂扩散到栅极电介质层正下方的区域。

因此，该技术中需要解决上述问题。

发明内容

在一个示例性实施例中，一种形成晶体管器件的方法包括在绝缘体上半导体衬底中注入扩散抑制种类物，该绝缘体上半导体衬底包括大块衬底、隐埋绝缘体层、以及绝缘体上半导体层，该绝缘体上半导体层具有在其上形成的一个或多个栅极结构使得扩散抑制种类物被设置在绝缘体上半导体层的与沟道区相对应的部分中，并且被设置在隐埋绝缘体层的与源极和漏极区相对应的部分中；在源极和漏极区中引入晶体管掺杂剂种类物；以及执行退火以便在基本垂直的方向上扩散晶体管掺杂剂种类物而同时基本防止晶体管掺杂剂种类物横向扩散到沟道区中。

在另一个实施例中，一种形成场效应晶体管(FET)器件的方法包括：在绝缘体上硅(SOI)衬底中注入扩散抑制种类物，该绝缘体上硅(SOI)衬底包括大块衬底、在大块衬底上形成的隐埋氧化层(BOX)、以及在BOX层上形成的SOI层，该SOI层具有在其上形成的一个或多个栅极结构使得扩散抑制种类物被设置在SOI层的与沟道区相对应的部分中，并且设置在BOX的与源极和漏极区相对应的部分中；在源极和漏极区中注入第一、浅晶体管掺杂剂种类物；在源极和漏极区中注入第二、深晶体管掺杂剂种类物；以及执行退火以便基本垂直的方向上扩散第二晶体管掺杂剂种类物而同时基本防止第二晶体管掺杂剂种类物横向扩散到沟道区中。