[发明专利]用于特征镀敷的选择性晶种层处理

说明书

技术领域

本发明大体上涉及集成电路(IC)。更确切地说，本发明涉及集成电路的金属化。

背景技术

集成电路中的金属化图案耦合集成电路的不同组件。随着集成电路的复杂度和密度不断增加，金属化图案的密度也提高，以便使集成电路的组件互连。举例来说，金属化图案的特征大小缩小到十微米以下的大小。随着特征大小继续缩小，常规金属化工艺可能会出现故障，从而在集成电路中产生断路和短路。

图1是图解说明用于集成电路衬底中的金属化的常规方法的流程图。将连同图2A-2D呈现图1的流程图，图2A-2D是图解说明常规集成电路的截面图。参看图2A，在框102处，对芯衬底202上的涂布有底涂剂的铜箔(未示出)进行蚀刻以移除所述铜箔。在框104处，在经蚀刻的涂布有底涂剂的铜箔中剩下的底涂层204上无电镀敷铜晶种层206。在框106处，在晶种层206上沉积干膜208。

参看图2B，在框108处，对干膜208进行图案化以形成开口210。在框110处，将导电膜212电解沉积到晶种层206上的开口210中。参看图2C，在框112处，移除干膜208。参看图2D，在框114处，在导电膜特征212之间蚀刻晶种层206，以对所述特征进行电隔离。

随着金属化线的密度增加，导电膜特征212的大小缩小。另外，导电膜特征212之间在对干膜进行图案化之后保留的干膜特征的大小(如图2B中所示)缩小。随着保留干膜特征的宽高比增加，干膜图案的稳定性减小。举例来说，所述干膜图案可能会出现故障，从而导致金属化图案出现断路或短路。

图3A是图解说明导致断路的常规金属化故障的截面图。当干膜的支柱308的宽高比过大时，支柱308可能会塌陷。支柱308的塌陷阻碍了导电材料电解沉积到塌陷支柱308的至少一侧上的开口中。因而，可能会因塌陷的支柱308导致金属化图案中的断路。

图3B是图解说明导致短路的常规金属化故障的截面图。当保留干膜特征的宽度减小时，不良粘合、底切或其它工艺故障可能会导致保留的干膜特征发生剥离。举例来说，所述支柱310可以在干膜208的图案化期间剥离。剥离的支柱310阻碍了剥离的支柱310的周围侧上的金属化线的隔离。因而，可能会因剥离的支柱310产生金属化图案中的短路。

一个替代的解决方案是使用图案沟道积累过程。在积累过程期间，在电介质层中对开口进行图案化，晶种层沉积到所述电介质层中。所述晶种层用于导电膜的电解沉积和包覆镀敷。通过平坦化工艺移除包覆镀敷的导电材料。但是，平坦化会减少金属化工艺的产量，并且可能增加基础结构费用。另外，平坦化可能会损坏电介质层的表面。

因而，需要一种集成电路中的支持较小特征大小的金属化方法。

发明内容

一个实施例揭示一种包含在电介质材料中形成的多个特征的方法。将晶种层沉积在电介质材料上和特征内。在所述特征内选择性处理所述晶种层的若干部分，并且移除未处理晶种层部分。镀敷所述经处理晶种层部分以选择性填充所述特征。

另一实施例揭示一种具有一个具有多个开口的电介质层的设备。晶种层在所述开口的底面上，并且导电材料基本上填满所述开口。

任选地，替代实施例揭示一种具有以下步骤的方法：在电介质材料中形成多个特征；以及在所述电介质材料上和所述特征内沉积晶种层。随后，选择性处理所述特征内的所述晶种层的若干部分。然后，移除未处理晶种层部分。镀敷所述经处理晶种层部分以选择性填充所述特征。

在另一实施例中，一种设备包括在衬底上的电介质层。所述设备具有多个开口和一个用于对导电材料进行电镀的装置。所述电镀装置安置于所述开口的底面上。在所述电镀装置上的导电材料基本上填满所述开口。

这已经相当宽泛地概述了本发明的特征和技术优点，使得可以更好地理解下文的具体实施方式。下文将描述本发明的额外特征和优点。所属领域的技术人员应了解，可以容易利用本发明作为基础来修改或设计其它结构用于实现本发明的相同目的。所属领域的技术人员还应认识到，此类等效构造不会脱离如在所附权利要求书中所阐述的本发明的教示。当结合附图进行考虑时，将从以下描述更好地理解据信为本发明的特性的新颖特征(关于其组织和操作方法两个方面)连同另外的目标和优点。然而，应明确地理解，仅出于说明和描述的目的而提供各图中的每一者，且其不希望作为对本发明的限制的界定。

附图说明

为了更完整地理解本发明，现在结合附图参考以下描述。

图1是图解说明用于集成电路中的金属化的常规方法的流程图。