[发明专利]用于存储具有可可靠预测的指令序列的分支的指令序列缓冲器

说明书

技术领域

本发明总体上涉及数字计算机系统，尤其涉及一种用于选择包括指令序列的指令的系统和方法。

背景技术

改进计算机架构性能是一项困难的任务。已经通过频率定标、单指令多数据(SIMD)、超长指令字(VLIW)、多线程和多处理器技术寻求改进。这些方法主要以程序执行的吞吐量的改进为目标。许多技术要求软件明确地揭示并行性。与之相反，频率定标对吞吐量和延时均有所改进而并不要求软件明确注明并行性。近来，频率定标碰上了功率壁垒，从而通过频率定标的改进是困难的。因此，除非表达出大量明确的软件并行化，否则难以提高吞吐量。

关于单线程程序执行，由支配程序控制流的分支指令对程序执行进行控制。当分支指令是有条件的或者分支目标是间接的时，程序指令序列是动态的。在这样的情况下，处理器的提取逻辑针对条件分支查明该分支被采取还是未被采取是必需的。这使得提取逻辑能够引入紧随分支目标或者紧随分支指令自身的指令序列。然而，所存在的问题在于，在提取阶段，分支条件的结果在分支自身执行之前是未知的。

在解决该问题的尝试中，现有技术的设计已经实施了分支预测逻辑以预测分支的结果。在微处理器的提取阶段，所预测的结果使得提取逻辑能够预期从哪里得到下一个指令序列。然而，由于该处理需要在本质上是顺序的，所以仍然存在问题。当前分支需要首先被处理以便获知从哪里得到下一个指令序列。因此，提取阶段中处理分支的顺序属性对微处理器的单线程执行速度强加以性能瓶颈。对于不正确分支预测的惩罚通常涉及更新微处理器的整个流水线、访问高速缓存以及重新加载以新的指令序列。这些惩罚大幅减少了每次预测多于一个的分支的动机。

发明内容

本发明的实施例实施了一种对具有可可靠预测的指令序列的分支指令进行高速缓存的算法(例如，方法和装置)，其中多个跟随分支包括在该序列之中。

在一个实施例中，本发明被实施为一种用于输出可可靠预测的指令序列的方法。该方法包括追踪重复命中以确定微处理器的频繁命中指令序列的集合，并且从该集合之中，标识出具有形成可可靠预测的指令序列的一系列后续频繁执行的分支指令的分支指令。将该可可靠预测的指令序列存储到缓冲器中。对于针对分支指令的后续命中，从缓冲器输出可可靠预测的指令序列。

前文是概述并且因此必然地包含细节的简化、概括和省略，本领域技术人员将会意识到，该概述仅是说明性的而并非意在以任何方式进行限制。仅由权利要求所限定的本发明的其他方面、发明特征和优势将在以下给出的非限制性详细描述中变得显而易见。

附图说明

本发明在附图的示图中通过示例而非限制进行图示，并且其中相同的附图标记指代相似的要素。

图1示出了由本发明的一个实施例所操作的示例性指令序列。

图2示出了依据本发明的一个实施例的具有所图示的每个分支的相应代码段的序列指令。

图3示出了依据本发明的一个实施例的用于输出频繁命中和频繁错失预测的分支的可替换指令序列的装置的流程图。

图4示出了依据本发明的一个实施例的用于输出可替换指令序列的过程的步骤的概要流程图。

图5示出了依据本发明的一个实施例的指令序列缓冲器的示图。

图6示出了依据本发明的一个实施例的用于存储频繁命中的可可靠预测的分支的指令序列的指令序列缓冲器的示图。

图7示出了依据本发明的一个实施例的用于输出可可靠预测的指令序列的过程的步骤的概要流程图。

图8示出了依据本发明的一个实施例的示例性微处理器流水线的示图。

具体实施方式

虽然已经结合一个实施例对本发明进行了描述，但是本发明并非意在局限于这里所给出的具体形式。与之相反，其意在覆盖诸如能够合理包含于如由所附权利要求所定义的本发明的范围之内的替换、修改和等同形式。

在以下详细描述中，已经给出了诸如具体方法顺序、结构、要素和连接之类的许多具体细节。然而，所要理解的是，这些和其他具体细节无需被用来实践本发明的实施例。在其他情况下，公知的结构、要素或连接已经被省略，或者尚未特别详细地进行描述以避免对该描述造成不必要的混淆。