[发明专利]具有多个栅极的纳米线场效应器件

说明书

技术领域

本发明涉及一种半导体器件及其制造方法。

背景技术

可以在包括高速切换和逻辑电路的若干应用中使用隧道(tunnel)场效应晶体管(FET)。不同于其它类型的FET的情况，隧道FET的逆亚阈值斜率不限于如费米统计学的玻尔兹曼拖尾所确定的在室温下为60mV/dec。因此，隧道FET可以潜在地具有比先前提出的器件更快的导通，即用于促进从“接通”的传导状态向“关断”的非传导状态转变的偏置范围小于先前提出的器件的情况，并且可以减小阈值和操作电压二者而无器件性能的对应劣化。这使隧道FET特别适合于希望减少的功率消耗的应用。

直至近来，MOSFET尺寸的调节足以实现改善的器件性能。仅近来才有与之关联的一些限制，例如亚阈值摆动已经变得明显，阻止进一步电压的调节。因而，已经研究了与MOSFET相比具有相对减少的功率消耗的器件，并且就这一点而言，隧道FET已经表现为有希望的候选。

与基于硅的隧道FET关联的问题在于硅的相对大的带隙导致减少的载流子的带到带隧穿(tunneling)效率并且因此导致这样的器件的相对低的“接通”电流，即在器件处于传导状态时。这可以例如在执行其中希望相对高的接通电流的逻辑运算时导致增加的延迟。

已知向半导体施加应变可以影响它的带隙宽度和/或隧穿质量。研究也已经表明对纳米线施加应变可能影响从其制造纳米线的半导体的能带结构，与该半导体形成例如平面器件和/或结构的基础的情况相比可能在甚至更大的程度上产生影响。就这一点而言，参见Sajjad等人于2009年在Journal of Applied Physics的第105卷第044307页的发表，其中报导了通过向纳米线施加张力和压缩应力明显减少Si(100)纳米线中的带隙并且这样的作用也减少空穴有效质量。一般地已经在比例如基于Si的系统更少的程度上研究了应变对基于III-V的系统的影响。就这一点而言，已经表明砷化锗(GaAs)的带隙宽度在实际可获得的应变值为2-3％时增加近似100-200mV。

关于隧道FET，已知可以通过减小隧道FET所基于的半导体材料系统的带隙来提高带到带隧穿效率。然而，如果在隧道FET的整个结构内、即针对隧道FET的所有源极、漏极和栅极这样做，则这可能导致增加的漏电流I_OFF，这可能例如影响可以从传导的接通状态向非传导的关断状态以及相反切换隧道FET的可靠性和可控性，因此使其对于高速切换应用无吸引力。具体而言，由于隧道FET的主要应用领域被认为是其中希望减少的功率消耗的应用，所以这样的漏电流将不利地促成总功率消耗，由此抵消隧道FET的潜在益处。

为了提高带到带隧穿效率，已经提出使隧道FET基于异质结构材料系统，其中仅源极被替换为具有比Si相对更小带隙的半导体。就这一点而言，现在参见Verhulst等人于2008年在IEEE Electron Device Letters的第29卷第1-4页的发表，其中分别公开了这样的基于纳米线的异质结构n隧道FET和p隧道FET。为了提高n隧道TFET的隧穿效率，Verhulst等人报导了在源极-沟道结的带不连续应当在价带中，这例如通过使用锗化硅作为用于n隧道TFET中的源极的半导体材料并且Si用于沟道来获得。反言之，对于p隧道TFET，报导了在源极-沟道结的带不连续应当在导带中以求增加的隧穿效率，这例如通过在基于Si的沟道上由砷化镓铟(InGaAs)制造源极来获得。

虽然从异质结构制造的隧道FET在理论上呈现在带对准方面的有利特性，但是在构成异质结构的不同材料之间的晶格失配可能造成在其界面处形成缺陷。如果该界面位于隧道结处或者附近，即位于源极-沟道界面，则这可能劣化隧穿效率，因为载流子可能参与阱辅助的隧穿而不是直接的带到带隧穿。

在先前提出的器件中，使用杂质掺杂来制造隧道结。在这一情况下，技术挑战可能是使隧道结尽可能陡峭，该条件有利于出现载流子跨越隧道结的隧穿。可以促成这样的挑战的因素在于在杂质掺杂中常用的热处理可能往往“抹掉(smear out)”如下隧道结：载流子的隧穿跨越这些隧道结发生，因为热处理使得掺杂区域的扩散变宽以及工艺不兼容。例如，在隧道FET基于竖直纳米线工艺时，将在纳米线的基部创建陡峭隧道结时经历又一挑战。另外，在一些材料中，两种极性的化学掺杂可能例如由于与在生长期间并入所需掺杂的原子关联的困难而有挑战性。