[发明专利]用于在编程期间减小存储器中的沟道与浮置栅极耦合的交替位线偏压

说明书

背景技术

本发明涉及非易失性存储器。

半导体存储器已经变得越来越普遍地用于各种电子设备中。例如，将非易失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备以及其它设备中。电可擦除可编程只读存储器(EEPROM)及闪速存储器是最流行的非易失性半导体存储器之一。闪速存储器也是一种EEPROM的类型，相比于传统的完全特征化EEPROM，对于闪速存储器，整个存储器阵列的内容或者存储器一部分的内容可在一个步骤中擦除。

传统EEPROM和闪速存储器都使用半导体衬底中位于沟道区上方并与该沟道区绝缘的浮置栅极。该浮置栅极位于源极区和漏极区之间。控制栅极被设置在浮置栅极上并与之绝缘。如此形成的晶体管的阈值电压(Vth)由浮置栅极上保留的电荷量来控制。也就是说，在晶体管导通以允许在晶体管的源极和漏极之间传导之前必须施加给控制栅极的最小电压量，由浮置栅极上的电荷电平控制。

一些EEPROM及闪速存储器设备具有带有浮置栅极的存储元件或存储单元，该浮置栅极用于存储两个程度的电荷，因此，存储元件可在两个状态(例如，已擦除状态和已编程状态)之间被编程/擦除。这样的闪速存储器设备有时被称为二进制闪速存储器设备，因为每个存储元件可存储一位数据。

多状态(也称为多电平)闪速存储器设备通过识别多个不同的允许/有效的已编程阈值电压范围来实现。每个不同的阈值电压范围与存储器设备中编码的数据位集合的预定值对应。例如，每个存储元件在其可处于与四个不同阈值电压范围对应的四个离散电荷带之一时能够存储两位数据。

通常，在编程操作期间施加给控制栅极的编程电压Vpgm是作为幅度随时间增加的一系列脉冲而施加的。编程电压可施加给被选字线。在一个可能的方法中，脉冲的幅度随着每个连续脉冲而增加预定步长或增量，例如0.2-0.4V。Vpgm可被施加给闪速存储器元件的控制栅极。在编程脉冲之间的时间段中，执行验证操作。也就是说，在连续编程脉冲之间读取被并行编程的一组存储元件中的每个元件的编程电平，以确定该编程电平是否等于或大于该元件正被编程到的验证电平。对于多状态闪速存储器元件的阵列，可针对元件的每个状态执行验证步骤，以确定该元件是否到达其数据关联验证电平。例如，能够以四个状态存储数据的多状态存储元件可能需要针对三个比较点执行验证操作。

而且，当对EEPROM或闪速存储器设备(例如，在NAND串中的NAND闪速存储器设备)编程时，通常Vpgm被施加给控制栅极并且位线被接地，这致使来自存储元件的沟道的电子被注入到浮置栅极中。当电子在浮置栅极中聚集时，浮置栅极变为带负电并且存储元件的阈值电压升高，以使得认为其处于已编程状态。

然而，随着存储器设备尺寸的缩小，存储器设备中的电磁耦合效应变得越来越重要。

附图说明

在附图中，相似参考标号的元件彼此对应。

图1A是NAND串的俯视图。

图1B是NAND串的等效电路图。

图2是NAND串的横截面图。

图3是示出三个NAND串的电路图。

图4是NAND闪速存储元件阵列的框图。

图5是使用单行/列解码器及读/写电路的非易失性存储器系统的框图。

图6是示出感测块的一个实施例的框图。

图7A示出阈值电压分布的示例集合。

图7B示出双趟次编程技术的第一趟次。

图7C示出图7B的双趟次编程技术的第二趟次。

图7D示出另一个双趟次编程技术的第一趟次。

图7E示出图7D的另一个双趟次编程技术的第二趟次。

图8A示出在编程操作期间施加给被选字线的一系列编程和验证脉冲。

图8B示出存储元件集合的多趟次编程操作。

图9示出表示沟道与浮置栅极耦合及浮置栅极与浮置栅极耦合的NAND串的横截面图。

图10示出当邻近存储元件到达锁闭状态时针对受害存储元件而出现的电容性耦合效应。

图11示出对于A数据状态、B数据状态和C数据状态的每个，相对于编程脉冲号的存储元件到达锁闭的概率。

图12A示出对于与偶数号位线关联的存储元件，以图11的A数据状态、B数据状态和C数据状态的概率的总和为基础，相对于编程脉冲号的存储元件到达锁闭的概率，其中没有施加基于位置的放慢措施。