[发明专利]集成电路装置以及实施数据条件否定的方法

说明书

技术领域

本发明的领域涉及集成电路装置以及实施存储在数据信号处理器(DSP)装置的数据寄存器内的数据条件否定的方法。

背景技术

数字信号处理器(DSP)应用在对DSP核心的要求方面变得越来越严格。例如，移动通信系统第四代(4G)专用的增加的数据率要求明显更高的DSP性能。由这种4G移动通信系统内的DSP实施的关键操作之一是接收比特的解扰。

在要被传输的数据比特上实施的加扰操作包括在要被传输的数据比特和给定序列的加扰比特之间实施比特操作XOR(异或)。在后续接收到数据后，有必要通过在接收的加扰数据比特和相同给定序列的加扰比特之间实施另一个比特XOR操作来倒转该过程。正如技术人员所了解的，接收的数据不再以比特的形式表示，而是被表示为通常包括一字节的“软值”的对数似然比(LLR)值。在这样LLR值上实施XOR操作相当于否定LLR值(在相等的传输比特是逻辑“1”的情况下)。因此，如果加扰比特序列内的对应比特值包括逻辑“1”，则LLR值被否定，同时如果加扰比特序列内的对应比特值包括逻辑“0”，则LLR值保持未否定，每个接收的LLR值的条件否定要求针对每个接收的LLR值实施。

为了使用传统DSP实现方案来实施LLR值的这种条件否定，应用软件代码有必要包括导致了应用程序代码内的“流变化”的“条件”语句(“if”statement)。为了改进DSP的总吞吐量，管线体系结构通常被实现，以减少每指令的周期总数量，并且因此提高了DSP的吞吐量。然而，例如可能由于使用“条件”语句造成的流变化有效地避免了由这样管线体系结构提供给应用程序代码那个部分的任何利益。此外，在限定数量的可用谓词比特的情况下，不论DSP体系结构内的处理并行的能力如何，使用“条件”语句实施LLR值的条件否定可能防止了每个周期不止一个条件否定操作被实施。而且，提取实施解扰操作要求的加扰比特序列消耗了DSP周期。

由于LLR值的这种条件否定可以被要求在移动通信接收器内的有规律基础上实施，因此降低实施这种操作的DSP的效能可以显著影响DSP总性能。

发明内容

正如附属权利要求中所描述的，本发明提供了集成电路装置以及实施存储在数据信号处理器(DSP)装置的数据寄存器内的数据条件否定的方法。

本发明的具体实施例在附属权利要求中被陈述。

根据下文中描述的实施例，本发明的这些或其它方面将会很明显并且被阐述。

附图说明

根据附图，仅仅通过举例的方式，本发明的进一步细节、方面和实施例将被描述。在附图中，类似的符号被用于表示相同的或功能相似的元素。为了简便以及清晰，附图中的元素不一定按比例绘制。

图1说明了DSP模块的一部分的例子的简化方框图。

图2说明了执行条件否定指令的数据执行单元模块的简化例子。

图3说明了被并行执行的条件否定指令的例子。

图4和图5说明了一种实施数据条件否定的方法的例子的简化流程图。

具体实施方式

现在将参考数据信号处理器(DSP)体系结构的例子描述本发明的例子。然而，应了解本发明不被限定为所描述的参考附图描述的特定DSP体系结构，并且可能同样地被应用于替代DSP体系结构。对于所说明的例子，提供了包含独立的数据和地址寄存器的DSP体系结构。然而，在一些例子中，不需要提供独立的地址寄存器，因为数据寄存器被用于提供地址存储。此外，对于所说明的例子，DSP体系结构被显示为包括四个数据执行单元。本发明的某些例子可能同样地在包括任何数量的数据执行单元的DSP体系结构内被实现。此外，因为本发明所说明的实施例在大多数情况下通过使用本领域所属技术人员已知的电子组件和电路被实现，细节不会在比上述所说明的认为有必要的程度大的任何程度上实施解释。对本发明基本概念的理解以及认识是为了不混淆或偏离本发明所教之内容。