[发明专利]自适应静电放电(ESD)保护电路

权利要求书

1.一种具有自适应静电放电ESD保护的集成电路装置，其包括：

受保护免于ESD的外部连接引脚；

外部接地连接引脚；

自适应静电放电ESD保护电路，其包括：

ESD保护N金属氧化物半导体NMOS晶体管，其具有连接到所述外部连接引脚的漏极以及连接到接地的源极及本体；

电阻器，其耦合于所述NMOS晶体管的栅极与接地之间；

第一PMOS晶体管，其具有耦合到所述NMOS晶体管的栅极的源极及连接到接地的漏极；

第一电容器，其具有连接到所述外部连接引脚的第一端子及与所述NMOS晶体管的所述栅极耦合的第二端子，其中所述自适应ESD保护电路内的所述第一电容器是连接到所述外部连接引脚的唯一电容器。

2.根据权利要求1所述的集成电路装置，其包括

第二型金属氧化物半导体PMOS晶体管，其具有连接到所述第一电容器的所述第二端子的漏极、连接到所述NMOS晶体管的所述栅极的源极及本体以及连接到接地的栅极，其中所述第一PMOS晶体管的源极及本体连接到所述NMOS晶体管的所述栅极，且所述第一PMOS晶体管的漏极连接到接地；及

滤波器，其耦合于所述第一电容器的所述第二端子与所述第一PMOS晶体管的所述栅极之间。

3.根据权利要求2所述的集成电路，其中所述滤波器包括连接于所述第一电容器的所述第二端子与所述第一PMOS晶体管的栅极之间的第二电阻器，及连接于所述第一PMOS晶体管的所述源极与所述栅极之间的第二电容器。

4.根据权利要求2所述的集成电路，其中所述滤波器的时间常数为约400纳秒。

5.根据权利要求3所述的集成电路，其中所述滤波器的时间常数为约400纳秒。

6.根据权利要求1所述的集成电路，其进一步包括

耦合到外部连接件的数据总线接口；

耦合到所述数据总线接口的电路功能。

7.根据权利要求1所述的集成电路装置，其中所述数据总线接口为数据总线接收器及数据总线驱动器中的至少一者。

8.根据权利要求1所述的集成电路装置，其中所述电路功能为数字逻辑功能。

9.根据权利要求1所述的集成电路装置，其中所述电路功能为模拟电路功能或混合信号电路功能。

10.根据权利要求3所述的集成电路装置，其进一步包括与所述第二电容器并联耦合的第三电阻器。

11.根据权利要求3所述的集成电路装置，其进一步包括第三PMOS晶体管，所述第三PMOS晶体管具有连接到所述第二PMOS晶体管的所述栅极的漏极与栅极、连接到所述第一PMOS晶体管的所述本体的本体，以及连接到接地的源极。

12.根据权利要求3所述的集成电路装置，其进一步包括第三PMOS晶体管，所述第三PMOS晶体管具有连接到所述第二PMOS晶体管的所述栅极的漏极与栅极、连接到所述第二PMOS晶体管的所述本体及源极的本体及源极。

13.根据权利要求1所述的集成电路装置，其中待连接到所述外部连接件的数据总线为区域互连网络LIN总线或控制器局域网络CAN总线。

14.根据权利要求1所述的集成电路装置，其包括

第二P金属氧化物半导体PMOS晶体管，其具有连接到所述第一电容器的所述第二端子的漏极、连接到接地的源极及本体，其中所述第一PMOS晶体管的所述源极及本体连接到所述NMOS晶体管的所述栅极，且所述第一PMOS晶体管的漏极连接到接地；及

滤波器，其耦合于所述第一电容器的所述第二端子与所述第一PMOS晶体管之间。

15.根据权利要求14所述的集成电路装置，其中所述第二PMOS晶体管的所述栅极与接地耦合。

16.根据权利要求15所述的集成电路装置，其进一步包括耦合于所述NMOS晶体管的所述栅极与接地之间的第二电容器。

17.根据权利要求14所述的集成电路装置，其中所述第二PMOS晶体管的所述栅极与所述NMOS晶体管的所述栅极耦合。