[发明专利]混合语言的模拟

说明书

技术领域

一项或多项实施例大体涉及电路设计的模拟。

背景技术

由于处理技术的发展，可以使用不同级别的抽象概念来设计复杂的集成电路（IC）。使用硬件描述语言（HDL），可以在门级、寄存器传送级（RTL）以及更高的逻辑级上设计电路。当使用HDL进行设计时，通常以模块化的方式对设计进行构建。设计者就系统的行为来描述模块，所述行为描述了通过组合式模块从一组寄存器到另一组寄存器的信号的生成和传播。HDL提供了一组丰富的构造，用于描述模块的功能。模块可以进行组合并扩充以形成甚至更高级别的模块。

为了降低设计成本，设计者通常会并入先前创作的设计，所述设计已经由企业内部提供或者由商业供应商提供。已经开发出可以被选择并且包括在电路设计中的预先开发的逻辑块的库。此类库模块包括，例如，加法器、乘法器、滤波器以及其他算法和数字信号处理（DSP）功能，通过这些模块可以轻易地构建系统。工程界有时将这些先前创建的设计称作“IP核心”（知识产权核心），或“逻辑核心”，并且此类术语在本文中可以互换使用。预先开发的逻辑核心的使用通过消除了电路的重新设计而带来了更快的设计周期。因此，使用来自库的核心可以降低设计成本。

在实施之前，可以对HDL进行模拟以确定该设计是否能够按照需要运行。从而可以避免由于错误设计而带来的浪费的制造成本。多种工具可以用于模拟电路设计，这些工具包括，例如，高级建模系统（HLMS）以及HDL模拟器。由于设计代码的面向对象的重新使用，HDL设计通常含有以不同HDL编写的模块。两种广泛使用的HDL是VHDL（VHSIC（超高速集成电路）硬件描述语言）以及Verilog。利用两种或多种HDL的HDL规范可以被称作混合语言设计。以一种语言定义的模块可以包括以另一种语言界定的另一个模块作为子模块，其中对实例化层次的深度或者设计层次切换语言类型的次数都没有限制。在模块实例化中用作端口的信号也可以传送语言边界，其中除了设计所施加的限制之外没有其他限制。为了便于说明，主要使用一种混合语言对实例和实施例进行描述，其中用Verilog或VHDL语言对所述设计的每个模块进行描述。本文中所用的VHDL组件和Verilog模块通常被称作模块。

由于不同的HDL格式不同且容量不同，混合语言设计可能难以有效地进行模拟。混合语言模拟的一个解决方案是在每个模块的基础上执行代码生成（即，用于实现编译代码模拟的根据HDL的可执行/汇编/目标代码生成）。在代码生成期间，针对每个实例化的Verilog和VHDL模块，生成一个不同的表示。这些基于模块的表示在运行时间被读取，并且被用来实现模拟。在此类模型中，用于在Verilog和VHDL模块之间转换和传播信号的端口连接在模拟运行时间进行配置，通常会形成可以增大模拟工作负荷的新信号。为了处理用于对跨语言边界的信号进行传播所必需的数据类型转换以及复杂端口连接，可能需要额外的隐式HDL过程来对信号进行适当的映射和转换。处理信号传播以及额外的HDL过程的组合效应增大了模拟复杂性以及存储器要求，并且降低了模拟运行时间效率。

发明内容

在一项实施例中，本发明提供了一种具有用第一和第二HDL的组合来描述的至少一个模块的电路描述的模拟代码的生成方法。详述所述电路描述，并且生成所述电路描述的模拟数据流图。所述模拟数据流图的生成方式是使用至少第一数据流生成器对通过第一HDL的模块的数据路径进行建模，并且使用至少第二数据流生成器对通过第二HDL的模块的数据路径进行建模。从数据流图中生成模拟代码，所述模拟代码经配置以根据模拟数据流图对设计的执行进行建模。

在一些实施例中，对通过用第一和第二HDL描述的模块的数据路径进行建模包括：推断数据流网络（dataflow net）、为每个模块创建过程、为这些网络创建驱动程序，并且确定每个过程对数据流网络的敏感度。

在一些实施例中，对通过用第一HDL描述的模块的数据路径进行建模包括：在电路描述的第一遍历中使用第一数据流生成器对用第一HDL描述的模块的数据流网络进行推断，并且在电路描述的第二遍历中使用第三数据流生成器来执行步骤。所述步骤可以包括：为用第一HDL描述的每个模块创建过程；创建与第一HDL关联的网络的驱动程序；以及，确定用第一HDL描述的模块的过程的敏感度。