[发明专利]具有集成在同一电介质层中的电容器和金属布线的半导体结构

说明书

技术领域

本发明的实施例属于动态随机存取存储器领域，特别是具有集成在同一电介质层中的电容器和金属布线的半导体结构。

背景技术

过去几十年来，集成电路中特征的缩放已经成为不断发展的半导体产业背后的推动力。缩放到越来越小的特征能够增加半导体芯片有限的基板面上的功能单元的密度。例如，缩小晶体管尺寸能够在芯片上引入更多数量的存储器件，从而能制造具有更大容量的产品。然而，为了更大容量的驱动不是没有问题。优化每个器件的性能的必要性变得日益重要。

在例如DRAM（动态随机存取存储器）的半导体器件中，每个单元由一个晶体管和一个电容器构成。在DRAM中，单元需要周期性地读取和刷新。鉴于每单位比特的低价格、高集成度、以及能够同时执行读和写操作的优势，DRAM在商业应用中获得广泛应用。同时，因外部因素导致存储于电容器中的电荷的损失会在DRAM器件中导致被称为“软错误”的现象，从而导致DRAM的故障。为了防止软错误的发生，提出了增强电容器的电容的方法。然而，由于半导体器件集成度的不断提高，在制定实际的制造工艺时面临挑战。

此外，金属布线通常集成到与电容器层分离的层中。在示例中，铜金属层形成于电容器组之上，而且不与电容器处于相同的层中。在图1表示的示例中，金属布线的过孔穿过电容器电介质层而形成，从而使上方的金属层与下方的器件层相连。具体而言，图1是根据现有技术的形成于电介质层中的电容器的截面图，该电介质层不同于用于容纳金属布线的电介质层。

参考图1，第一层间绝缘层103形成在具有单元阵列区102的半导体衬底101上。对第一层间绝缘层103进行构图以形成暴露出单元阵列区102上的半导体衬底101的接触孔，并且用导电材料填充接触孔以形成下电极接触插塞105A。在所得到的结构上依次形成蚀刻停止层107和第二层间绝缘层109。

在单元阵列区102中依次蚀刻第二层间绝缘层109和蚀刻停止层107以形成下电极接触插塞105A和存储节点孔111，该存储节点孔111暴露下电极接触插塞周围的第一层间绝缘层103。在所得到的结构上共形地叠置用于下电极的材料层之后，进行平坦化工艺以形成覆盖存储节点孔111的底部和内部侧壁的下电极113。在半导体衬底101上对电介质层115和上电极层117进行依次叠置并进行构图。穿过电容器电介质层（例如，电介质层109，甚至层间电介质层120）形成金属布线122的过孔124，以便将上金属布线122层连接到具有单元阵列区102的半导体衬底101。

附图说明

图1是根据现有技术的在电介质层中形成的电容器的截面图，该电介质层不同于用于容纳金属布线的电介质层。

图2A例示了根据本发明实施例的在容纳了金属布线的单个电介质层中形成的电容器的截面图。

图2B例示了根据本发明实施例的在两个各自容纳金属布线的电介质层中形成的电容器的截面图。

图3例示了根据本发明实施例的在容纳了第四级金属布线的单个电介质层中形成的电容器的截面图。

图4例示了根据本发明实施例的在容纳了第三级和第四级金属布线的两个电介质层中形成的电容器的截面图。

图5是根据本发明实施例的流程图，其给出了用以形成具有集成在同一电介质层中的电容器和金属布线的半导体结构的方法中的操作。

具体实施方式

描述了具有集成在同一电介质层中的电容器和金属布线的半导体结构。在下面的描述中列举了很多具体细节，例如具体的金属布线层计数和材料体系，用以提供对本发明实施例的全面理解。对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实施本发明的实施例。在其他情况下，没有对公知的特征（例如集成电路设计布局）进行详细描述，以便不必要地使本发明的实施例难以理解。此外，应当理解，附图中所示的各种实施例是示例性表示而未必是按比例描绘的。

使电容器结构结合金属布线层的传统方法仅仅在电容器层之后和之上引入金属布线，例如铜线。在这样的布置中，金属布线层不与用来容纳电容器结构的电介质层共用电介质层。此外，在传统架构中，具有用来增大下电极高度的方法，作为用于增大下电极的表面积以增大电容量的方法。在一个这样的方法中，增大了下电极所处的电介质层的厚度。然而，如果该厚度增大，也会增加工艺负担，因为当形成金属接触孔时，需要大量的蚀刻。此外，由于金属布线并未容纳在电介质层中，这种方法造成金属布线层和相应的器件层之间甚至更大的距离。