[发明专利]半导体器件及半导体器件的制造方法

权利要求书

1.一种半导体器件，其特征在于，具有：

包含第1部分至第3部分的第1导电型的第1阱区域；

具有比所述第1阱区域高的杂质浓度的所述第1导电型的第1供电区域；和

包含第4部分的第2导电型的第2阱区域，

所述第1部分和所述第2部分在第1方向上与所述第4部分的两侧邻接地配置，

所述第3部分具有向着所述第1方向延伸的形状，并在与所述第1方向相交的第2方向上与所述第1部分及第2部分连结且与所述第4部分邻接地配置，

所述第1供电区域在所述第3部分内以大致矩形形状形成，并经由所述第1阱区域而对所述第1部分和所述第2部分供给规定的电压，

所述第1供电区域的所述第1方向上的尺寸大于所述第2方向上的尺寸。

2.如权利要求1所述的半导体器件，其特征在于，

所述第1供电区域包含在所述第2方向上与所述第4部分相对地配置的区间。

3.如权利要求1所述的半导体器件，其特征在于，还具有：

第1栅极层，其跨着所述第1部分与所述第4部分的边界或所述第4部分与所述第2部分的边界，并向着所述第1方向而延伸；

所述第2导电型的第1半导体区域，其形成在所述第1部分或所述第2部分上，并成为以所述第1栅极层为栅极的MIS晶体管的源极-漏极区域；和

所述第1导电型的第2半导体区域，其形成在所述第4部分上，并成为以所述第1栅极层为栅极的MIS晶体管的源极-漏极区域。

4.如权利要求3所述的半导体器件，其特征在于，

还具有虚拟栅极层，该虚拟栅极层与所述1栅极层并列地延伸，并在所述第2方向上配置在所述第1栅极层与所述第1供电区域之间，

所述虚拟栅极层在所述第1供电区域侧不具有成为源极或漏极的半导体区域。

5.如权利要求1所述的半导体器件，其特征在于，还具有：

存储阵列，其包括向着所述第1方向延伸的字线、向着所述第2方向延伸的多条位线、和配置在所述字线与多条所述位线的交点处的多个存储单元；以及

对多条所述位线进行信号的输入输出的列控制电路，

多个所述存储单元各自所含有的MIS晶体管的栅极层向着所述第1方向延伸，

在所述第1阱区域及所述第2阱区域中形成有所述列控制电路的一部分。

6.如权利要求5所述的半导体器件，其特征在于，

在所述第1阱区域及第2阱区域形成有：读取向多条所述位线施加的外部输入数据的输入缓冲电路、和将从多条所述位线读取的信号作为外部输出数据而输出的输出缓冲电路。

7.如权利要求1所述的半导体器件，其特征在于，

所述半导体器件具有向着所述第1方向依次并列地配置的多个第1单位区域，

多个所述第1单位区域分别具有包含所述第1部分至第3部分的所述第1阱区域、所述第1供电区域、和包含所述第4部分的所述第2阱区域，

多个所述第1单位区域各自所含有的所述第1阱区域的所述第3部分跨着多个所述第1单位区域而被共同连结。

8.如权利要求1所述的半导体器件，其特征在于，

还具有所述第2导电型的第2供电区域，该第2供电区域具有比所述第2阱区域高的杂质浓度，

所述第2阱区域还具有：

第5部分，其在所述第1方向上隔着所述第2部分而与所述第4部分相对地配置；和

第6部分，其具有朝向所述第1方向延伸的形状，并在所述第2方向上的、隔着所述第4部分、第2部分、第5部分而与所述第3部分相对的一侧，与所述第4部分及第5部分连结且与所述第2部分邻接地配置，

所述第2供电区域在所述第6部分内以大致矩形形状形成，并经由所述第2阱区域而对所述第4部分和所述第5部分供给规定的电压，

所述第2供电区域的所述第1方向上的尺寸大于所述第2方向上的尺寸。