[发明专利]利用封装上的输入/输出接口互连在封装中封装的芯片与晶片

说明书

技术领域

本发明涉及输入/输出架构和接口。更具体地说，本发明实施例涉及高带宽封装上的输入/输出架构和接口。

背景技术

使用常规输入/输出(I/O)接口进行芯片之间的高带宽互连需要相当大的功率和芯片面积。从而，在需要较小芯片面积和/或减小功耗的应用中，这些常规接口不符合需要。

附图说明

本发明的实施例在附图的各图中通过示例而非限制进行阐明，附图中相似的附图标记是指类似的元素。

图1是在至少两个芯片之间具有封装上的输入/输出(OPIO)接口的多芯片封装(MCP)的一个实施例的框图。

图2是封装的组件之间的接口的一个实施例的框图。

图3是组件之间的接口内的连接的一个实施例。

图4是当电流流动时本文讨论的接口的端接布置的一个实施例的电路图。

图5是当没有电流流动时本文讨论的接口的端接布置的一个实施例的电路图。

图6是电子系统的一个实施例的框图。

具体实施方式

在如下说明书中，阐述了众多特定细节。然而，本发明的实施例在没有这些特定细节的情况下也可实践。在其它实例中，众所周知的电路、结构和技术尚未详细示出，以免模糊了对此说明书的理解。

本文描述的是封装上的I/O(OPIO)接口，其通过以非常低功率、面积和等待时间在多芯片封装(MCP)中的芯片之间提供非常高带宽I/O而解决了常规I/O接口的问题。OPIO例如可用于互连处理器与存储器(eDRAM/DRAM)、另一过程、芯片集、图形处理器或者MCP中的任何其它芯片，其中与常规I/O相比，按位的能量和按带宽效率的面积低了一个数量级。

本文描述的接口的各种实施例包含一个或多个如下组件：(1)在MCP中的IC芯片之间具有比较小的晶片与晶片间隙的单端、高速I/O接口(例如CMOS接口)；(2)没有端接或具有非常弱端接并且没有均衡的阻抗匹配的传送器(例如CMOS传送器)；(3)信号群集的转发时钟信号，具有长度匹配的路由选择以最小化或消除按引脚偏差补偿（de-skew）；和/或(4)减小的静电放电(ESD)保护(例如70V)以提供较低的焊盘电容和较高的数据速率。

MCP中的紧密芯片组装实现了非常短的长度匹配的I/O迹线，这又使本文描述的OPIO架构能够使用简化的单端I/O和钟控电路来减小功率、面积和等待时间而以高带宽运行。在一个实施例中，具有最小凸块间距的高速单端I/O减小了用于所需带宽的凸块限制的硅面积。

在一个实施例中，使用没有接收器端接或具有弱接收器端接并且没有均衡的CMOS传送器和接收器可减小I/O功率。由于周密的长度匹配的路由选择减小了时钟功率，因此可实现具有按信号群集的转发时钟的简化钟控，并且没有按引脚偏差补偿。从而，本文描述的OPIO架构以非常低的功率、面积和等待时间在芯片之间提供了高带宽。具有OPIO的MCP提供了产品、过程和晶片面积灵活性，而无需相当大的功率和面积开销。本文描述的OPIO架构还可对于以较低数据速率的小形状因子的移动应用扩展成具有全ESD保护的紧密分立封装。可以较高数据速率使用多级(例如M-PAM)信令以保持时钟频率下降。

图1是在至少两个芯片之间具有封装上的输入/输出(OPIO)接口的多芯片封装(MCP)的一个实施例的框图。图1的示例阐明了具有接口的两个芯片；然而，可使用本文描述的技术互连封装内的任何数量的芯片。

封装100可以是可含有多个集成电路芯片的任何类型封装。在图1的示例中，封装100含有芯片120和芯片140。这些芯片例如可以是处理器、存储器芯片、图形处理器等。

在一个实施例中，芯片120包含OPIO传送器125和OPIO接收器130。类似地，芯片140包含OPIO传送器145和OPIO接收器150。传送器125与接收器150耦合，而传送器145与接收器130耦合。

在一个实施例中，芯片120与芯片140之间的间隙175比较小。在一个实施例中，间隙175小于20mm。在一个实施例中，间隙175小于10mm。在一个实施例中，间隙175近似3mm。在一个实施例中，间隙175小于3mm。一般而言，间隙175越小，在芯片之间可提供的带宽越大。