[发明专利]减小的接触电阻的自对准接触金属化

权利要求书

1.一种半导体集成电路，包括：

具有多个沟道区的衬底；

在每个沟道区之上的栅极电极，其中栅极电介质层设置在每个栅极电极和对应的沟道区之间；

在所述衬底中并相邻于对应的沟道区的p型源极/漏极区；

在所述衬底中并相邻于对应的沟道区的n型源极/漏极区；

在所述p型源极/漏极区的至少一部分上的p型锗层：

在所述n型源极/漏极区的至少一部分上的n型III-V半导体材料层；以及

在所述p型锗层和所述n型III-V半导体材料层中的每个层上的金属接触部。

2.如权利要求1所述的集成电路，其中所述n型III-V半导体材料层是无掺杂的。

3.如权利要求1或2所述的集成电路，其中所述n型III-V半导体材料层具有小于0.5eV的带隙。

4.如前述权利要求中的任一项所述的集成电路，其中所述n型III-V半导体材料层具有小于0.2eV的带隙。

5.如权利要求1所述的集成电路，其中所述n型III-V半导体材料层是掺杂的。

6.如权利要求5所述的集成电路，其中所述n型III-V半导体材料层掺杂有一种或多种两性掺杂剂。

7.如权利要求6所述的集成电路，其中所述n型III-V半导体材料层以大于1E18原子/cm³的代位浓度掺杂有一种或多种两性掺杂剂。

8.如前述权利要求中的任一项所述的集成电路，其中所述p型锗层掺杂有硼。

9.如权利要求8所述的集成电路，其中所述硼浓度超过1E20/cm^-3。

10.如前述权利要求中的任一项所述的集成电路，其中所述设备被实现有平面晶体管架构。

11.如前述权利要求中的任一项所述的集成电路，其中所述设备被实现有非平面晶体管架构。

12.如权利要求11所述的集成电路，其中所述非平面晶体管架构包括FinFET晶体管和/或纳米线晶体管的至少其中之一。

13.如前述权利要求中的任一项所述的集成电路，其中所述p型和n型源极/漏极区包括硅、锗或其合金。

14.一种电子设备，包括：

具有一个或多个如在前述权利要求中的任一项中限定的集成电路的印刷电路板。

15.如权利要求14所述的电子设备，其中所述一个或多个集成电路包括通信芯片和/或处理器的至少其中之一。

16.如权利要求14或15所述的电子设备，其中所述设备是计算设备。

17.一种设备，包括：

具有多个沟道区的含硅衬底；

在每个沟道区之上的栅极电极，其中栅极电介质层设置在每个栅极电极和对应的沟道区之间；

在所述衬底中并相邻于对应的沟道区的p型源极/漏极区，所述p型源极/漏极区包括硅、锗或其合金；

在所述衬底中并相邻于对应的沟道区的n型源极/漏极区，所述n型源极/漏极区包括硅、锗或其合金；

在所述p型源极/漏极区的至少一部分上的p型锗层；

在所述n型源极/漏极区的至少一部分上的n型III-V半导体材料层；以及

在所述p型锗层和所述n型III-V半导体材料层中的每个层上的金属接触部。

18.如权利要求17所述的设备，其中所述n型III-V半导体材料层是无掺杂的。

19.如权利要求17所述的设备，其中所述n型III-V半导体材料层是掺杂的。

20.如权利要求19所述的设备，其中所述n型III-V半导体材料层掺杂有一种或多种两性掺杂剂。

21.如权利要求20所述的设备，其中所述n型III-V半导体材料层以大于1E18原子/cm³的代位浓度掺杂有一种或多种两性掺杂剂。

22.如权利要求17到21中的任一项所述的设备，其中所述n型III-V半导体材料层具有小于0.5eV的带隙。

23.如权利要求17到22中的任一项所述的设备，其中所述p型锗层掺杂有硼。