[发明专利]利用封装上输入/输出接口的封装中的多芯片互连

说明书

技术领域

本发明的实施例涉及输入/输出架构及接口。更具体来说，本发明的实施例涉及高带宽封装上输入/输出架构及接口。

背景技术

使用常规输入/输出(I/O)接口的芯片之间高带宽互连要求相当大的功率和芯片面积。因此，在要求更小芯片面积和/或降低功率消耗的应用中，这些常规接口不合乎期望。

附图说明

本发明的实施例通过示例而不是通过限制被展示于附图的图中，其中类似的引用标号指代相似的元件。

图1是具有至少二个芯片之间的封装上输入/输出(OPIO)接口的多芯片封装(MCP)的一个实施例的框图。

图2是具有与堆栈存储器的OPIO接口的MCP的一个实施例的框图。

图3是具有与存储器系统的OPIO接口的MCP的一个实施例的框图。

图4是电子系统的一个实施例的框图。

具体实施方式

在下列描述中，提出许多特定细节。然而，本发明的实施例在没有这些特定细节的情况下也是可被实行。在其它情况下，公知的电路，结构和技术没有被详细示出，以免混淆对本描述的理解。

本文描述的是一种封装上I/O(OPIO)接口，该接口可通过以极低的功率、面积和等待时间在多芯片封装(MCP)中的芯片之间提供极高带宽的I/O而解决常规I/O接口的问题。OPIO可以是有用的，例如，相较于常规I/O，以数量级更低的每比特能量和每带宽面积将处理器互连至存储器(eDRAM/DRAM)、另一处理器、芯片组、图形处理器、或MCP中的任何其它芯片。

本文描述的接口的各种实施例包含一个或多个下列组件：(1)单端高速I/O接口(例如，CMOS接口)，其位于MCP中的IC芯片之间，具有较小的管芯到管芯间隙；(2)阻抗匹配的传送器(例如，CMOS传送器)，其不具有端接(termination)或具有极弱端接，并且无均衡；(3)带有长度匹配布线的信号群的转发时钟信号，用来最小化或消除每引脚偏斜消除(de-skew)；和/或(4)降低的静电放电(ESD)保护(例如，70V)，用来提供更低的焊盘电容及更高的数据率。

MCP中紧密的芯片组装件能够实现极短长度匹配的I/O迹线(trace)，其又能够实现本文描述的OPIO架构，以使用简化的单端I/O和时钟计时(clocking)电路在高带宽运行以降低功率、面积以及等待时间。在一个实施例中，具有最小凸块(bump)间距(pitch)的高速单端I/O减小了凸块限定的硅面积以用于要求的带宽。

在一个实施例中，使用CMOS传送器和不具有或具有弱接收器端接且无均衡的接收器能降低I/O功率。由于仔细的长度匹配布线降低了时钟功率，因此能够实现具有每信号群转发信号和无每引脚偏斜消除的简化时钟计时。因此，本文描述的OPIO架构以极低的功率、面积和等待时间，在芯片之间提供高带宽。具有OPIO的MCP提供产品、工艺和管芯面积的灵活性，而没有显著的功率和面积开销。本文描述的OPIO架构还能被扩展至具有完全ESD保护的紧密离散封装，以用于更低数据率的小形状因子移动应用。能够以更高的数据率来使用多级别(例如，M-PAM)信令，以保持时钟频率下降。

图1是多芯片封装(MCP)的一个实施例的框图，该多芯片封装具有位于至少两个芯片之间的封装上输入/输出(OPIO)接口。图1的示例展示了具有接口的两个芯片；然而，封装内任何数量的芯片能够使用本文描述的技术进行互连。

封装100可以是任何类型的可包含多个集成电路芯片的封装。在图1的示例中，封装100包含芯片120及芯片140。这些芯片可以是，例如，处理器、存储器芯片、图形处理器等等。

在一个实施例中，芯片120包含OPIO传送器125和OPIO接收器130。类似地，芯片140包含OPIO传送器145和OPIO接收器150。传送器125与接收器150耦合，并且传送器145与接收器130耦合。

在一个实施例中，芯片120和芯片140之间的间隙175较小。在一个实施例中，间隙175小于20mm。在一个实施例中，间隙175小于10mm。在一个实施例中，间隙175约为1.5mm。在其它实施例中，间隙175可以小于1.5mm。一般而言，间隙175越小，可以在芯片之间提供的带宽越大。