[发明专利]打包数据操作掩码比较处理器、方法、系统

说明书

背景技术

技术领域

实施例涉及处理器。具体地，实施例涉及响应于打包数据操作掩码比较指令而比较打包数据操作掩码的处理器。

背景信息

许多处理器具有单指令多数据(SIMD)架构。在SIMD架构中，打包数据指令、向量指令或者SIMD指令可同时或并行地对多个数据元素或者多对数据元素进行操作。处理器可具有并行执行硬件，该并行执行硬件响应于打包数据指令来同时或并行地执行多个操作。

多个数据元素可在一个寄存器或存储器位置内被打包为打包数据或向量数据。在打包数据中，寄存器或者其他存储位置的位可逻辑地分成数据元素序列。例如，256位宽打包数据寄存器可具有四个64位宽数据元素、八个32位数据元素、十六个16位数据元素等。每一数据元素可表示单一独立的一段数据(例如，像素颜色、复数的组成部分等)，该段数据可单独地操作和/或与其他数据独立地操作。

附图说明

通过参考用来说明本发明的实施例的以下描述和附图，可最好地理解本发明。在附图中：

图1是具有含一个或多个打包数据操作掩码比较指令的指令集的处理器的实施例的框图。

图2A是示出带有合并的经掩码的打包数据操作的第一代表性示例实施例的框图。

图2B是例示带有填零(zeroing)的经掩码的打包数据操作的第二代表性示例实施例的框图。

图3是具有执行单元的指令处理装置的实施例的框图，该执行单元可操作用于执行包含打包数据操作掩码比较指令的示例实施例的指令。

图4示出具有架构标志的标志寄存器的示例实施例。

图5A是对打包数据操作掩码比较指令的示例实施例进行处理的方法的实施例的流程框图。

图5B是对打包数据操作掩码比较指令的实施例进行处理的详细示例方法的实施例的流程框图。

图6是一组合适的打包数据寄存器的示例实施例的框图。

图7是示出具有合适打包数据格式的若干示例实施例的框图。

图8是示出打包数据操作掩码位的数目依赖于打包数据宽度和打包数据元素宽度的表格。

图9是一组合适的打包数据操作掩码寄存器的示例实施例的框图。

图10是例示打包数据操作掩码寄存器的示例实施例并且示出可被用作打包数据操作掩码和/或用于进行掩码的位的数目取决于打包数据宽度和数据元素宽度的示图。

图11是包括存储有打包数据操作掩码比较指令的机器可读的存储介质的制品(例如，计算机程序产品)的框图。

图12A示出示例性AVX指令格式，包括VEX前缀、实操作码字段、MoD R/M字节、SIB字节、位移字段以及IMM8。

图12B示出来自图12A的哪些字段构成完整操作码字段和基础操作字段。

图12C示出来自图12A的哪些字段构成寄存器索引字段。

图13是根据本发明的一个实施例的寄存器架构1300的框图。

在图14A中，处理器流水线包括获取级、长度解码级、解码级、分配级、重命名级、调度(也称为分派或发布)级、寄存器读取/存储器读取级、执行级、写回/存储器写入级、异常处理级和提交级。

图14B示出处理器核，该核包括耦合到执行引擎单元的前端单元，并且两者耦合到存储器单元。

图15A是根据本发明的实施例的连接到管芯上(on-die)互联网络且具有第二级(L2)高速缓存的本地子集的单处理器核的方框图。

图15B是根据本发明的各实施例的图15A中的处理器核的一部分的展开图。

图16是根据本发明的实施例的可具有一个以上核、可具有集成存储器控制器、并且可具有集成图形的处理器的方框图。

图17所示为根据本发明的一个实施例的系统1700的框图。

图18示出根据本发明的实施例的第一更具体的示例性系统的方框图。

图19示出根据本发明的实施例的第二更具体的示例性系统的方框图。

图20示出根据本发明的实施例的片上系统(SoC)的方框图。

图21是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。

具体实施方式