[发明专利]双重图案化光刻技术

说明书

背景技术

在深亚微米工艺节点(例如45nm及更小)中的集成电路设计涉及多个重要的难题，包含借助光刻工艺产生的微电子部件的电路在这些水平上面对特定的复杂情况，例如关于实现不断减小的且更准确的器件特征的那些。持续的工艺缩放会趋向于加剧这种问题。

附图说明

图1A示出了根据本发明实施例的在形成第一光致抗蚀剂图案并配置后的示例性集成电路的俯视图。

图1B示出了沿图中的虚线α-α的图1A的示例性集成电路的横截面视图。

图2A示出了根据本发明实施例的在其上形成阻挡层并配置后的图1A的示例性集成电路的俯视图。

图2B示出了沿图中的虚线α-α的图2A的示例性集成电路的横截面视图。

图3A示出了根据本发明实施例的在其上形成第二光致抗蚀剂图案并配置后的图2A的示例性集成电路的俯视图。

图3B示出了沿图中的虚线α-α的图3A的示例性集成电路的横截面视图。

图4A示出了根据本发明实施例的在双重图案(double pattern)的蚀刻并配置后的图3A的示例性集成电路的俯视图。

图4B示出了沿图中的虚线α-α的图4A的示例性集成电路的横截面视图。

图5A示出了根据本发明实施例的在清洁并配置后的图4A的示例性集成电路的俯视图。

图5B示出了沿图中的虚线α-α的图5A的示例性集成电路的横截面视图。

图6是示出根据本发明实施例配置的示例性双重图案化光刻方法的流程图。

图7A示出了根据本发明实施例的在衬底上沉积第一光致抗蚀剂图案后拍摄的俯视SEM图像，图7B示出了在图7A的第一光致抗蚀剂图案和衬底上沉积阻挡层之后拍摄的俯视SEM图像。

图8A是示出根据本发明实施例配置的示例性双重图案化特征的俯视示意图，图8B示出了展示图8A的示例性双重图案化特征的形成的俯视SEM图像。

图9A是示出根据本发明实施例配置的示例性双重图案化特征的俯视示意图，图9B示出了展示图9A的示例性双重图案化特征的形成的俯视SEM图像。

图10是示出根据本发明实施例配置的示例性随机接触阵列的俯视图。

图11A是示出根据本发明实施例配置的示例性双重图案化特征的俯视示意图。

图11B示出了根据本发明实施例的展示图11A的示例性双重图案化特征的形成的俯视SEM图像。

图11C、11D和11E示出了根据本发明其他相应实施例的展示图11A的可替换的示例性双重图案化特征的形成的俯视SEM图像。

图12示出了以根据本发明示例性实施例配置和/或制造的一个或多个集成电路结构实施的计算系统。

具体实施方式

公开了用于在图案层之间使用阻挡层的光刻特征的双重图案化的技术。在一些情况下，例如该技术可以以一维或二维光刻特征的双重图案化来实施。在一些实施例中，在其上涂覆第二光致抗蚀剂图案之前，沉积阻挡层以保护第一光致抗蚀剂图案，和/或调整(例如缩小)借助光刻工艺要在衬底或其他适合的表面中形成的沟槽、孔或其他可蚀刻的几何特征的一个或多个关键尺寸。在一些实施例中，可以实施所述技术以生成/印刷小特征(例如小于或等于约100nm)，包括不同复杂度的一维和二维特征/结构。

总体概述

如前所述的，用于半导体器件设计中的传统光刻技术与多个重要的问题相关联。例如，当前光刻技术达到了分辨率的极限，需要新的方法来产生/印刷超过32nm节点的特征尺寸。在一些情况下，超过32nm节点的特征不能使用单一曝光光刻来产生/印刷。另外，传统技术通常易受到如下影响：角的倒圆、边的模糊(blurring)、侧壁的歪斜(skewing)、高掩模误差增强因素、和/或无法在两个方向上以紧密的间距来分辨。